《设计示例一》PPT课件

1、设计例如一 用门级构造描画D触发器： 设计例如一设计例如一 设计例如二 由已设计的模块来构成高一级的模块clrdqclkclrdqclkclrdqclkq0d0clrdqclkd3d2q2q3q1d1clrbclkf4f3f2f1四位存放器电路构造图 设计例如二设计例如二 设计例如三 设计例如三 续hardreg reg_4bit(.d(data),.clk(clock), .clrb(clearb), .q(qout);/*-把本模块中产生的测试信号data、clock、clearb输入实例reg_4bit以察看输出信号qout.实例reg_4bit援用了hardreg-*/ initial

2、 begin clock = 0; clearb = 1; end always #50 clock = clock;设计例如三 (续Verilog HDL 设计例如四 有限形状机的设计 设计例如四 续!Reset/F=0 G=0Idle Start StopClear A/G=0 !AA/F=1 !Reset /F=0 G=0!Reset /F=0 G=0 !Reset | !A/F=0 G=1 设计例如四 续 设计例如四 续 case (state) idle: begin if (A) state = Start; G=0; end start: if (!A) state = Stop

3、; Stop: begin if (A) state = Clear; F = 1; end Clear: begin if (!A) state =Idle; F=0; G=1; end endcaseendmodule 设计例如四 续设计例如四 续 always (posedge clock) if (!Reset) begin state = Idle; F=0; G=0; end else case (state) Idle: begin if (A) state = Start; G=0; end Start: if (!A) state = Stop; Stop: begin if

4、 (A) state = Clear;设计例如四 续 F = 1; end Clear: begin if (!A) state =Idle; F=0; G=1; end default: state =Idle; endcaseendmodule 设计例如四 续设计例如四 续设计例如四 续 always (state or Reset or A) always (state or Reset or A) begin begin if ( !Reset) F = 0; if ( !Reset) F = 0; else if (state = Stop) F = 1; else if (state = Stop) F = 1; end end always (state or Reset or A) always (state or Reset or A) begin begin if (! Reset) G = 0; if (! Reset) G = 0; else if (state = Cl