通过Verilog实现交通灯设计实验报告

1、电子科技大学实验报告、实验室名称：虚拟仪器实验室二、实验项目名称：交通灯设计实验三、实验学时：4学时四、实验原理假设交通灯处于南北和东西两条大街的“十”字路口，如图1所示。用FPGA开发板的LED灯来模拟红、黄、绿3种颜色信号，并按一定顺序、 时延来点亮LED，如图2所示。图3给出了交通灯的状态转移图。设计使 用频率为1Hz的时钟来驱动电路（注1:仿真时采用1MHz的时钟来驱动 电路），则停留1个时钟可得到1S的延时，类似停留3个时钟可得到3S的 延时，停留15个时钟可得到15S的延时（注2：开发板工作时钟为50MHz）。南图1.六个彩色LED可以表示一组交通信号灯状态机的状态南北大街东西大街

2、开发板延时（单位：S）仿真延时（单位：us）so红绿1515S1红黄33S2红红33S3绿红1515S4黄红33S5红红33红南北 黄绿图2.交通灯状态绿红东西 黄S0100001S1100010S2100100S3001100S4010100S5100100西北顶层模块时钟分频模块状态机跳转模块图4.交通灯的原理框图五、实验目的本实验是有限状态机的典型综合实验，掌握如何使用状态转移图来定义 Mealy状态机和Moore状态机，熟悉利用HDL代码输入方式进行电路的设 计和仿真的流程，掌握 Verilog语言的基本语法。并通过一个交通灯的设计 掌握利用EDA软件（Xilinx ISE 13.2）

3、进行HDL代码输入方式的电子线 路设计与仿真的详细流程。六、实验内容在Xilinx ISE 13.2上完成交通灯设计，输入设计文件，生成二进制码流文件 下载到FPGA开发板上进行验证。七、实验器材（设备、元器件）1、计算机（安装Xilinx ISE 13.2软件平台）；2、BASYS2 FPGA 开发板一套（带 USB-MIniUSB 下载线）八、实验步骤（1）新建工程，设置器件属性：在Xilinx ISE 13.2平台中，新建一个工程 （注意命名规范），输入工程名称以及工程所在的目录，设置芯片的具体型号（Spartan 3E XC3S100E）、封装类型（CP132）以及编码使用的 语言（V

4、erilog ）。（详见实验指导书）（2）Verilog源码文件创建与编辑：选中器件名字，点击鼠标右键，选中New Source，选择Verilog Module以及输入文件名称（详见实验指导 书）（3） 语法检查，对设计文件进行综合：代码编写完成后，在ISE的主界 面的处理子窗口的synthesis的工具检查代码语法（Check SyntaX），同时 在此窗口可以查看 RTL原理图（View RTL schematic）查看技术原理图（View Tech no logy Schematic）以及产生综合后仿真模型（ Ge nerate Post-Sy nthesis Simulation M

5、ode）。（4） 对设计进行行为仿真：1）产生测试文件模板；2）完成测试脚本创 建与编辑；3）调出仿真窗口对设计进行仿真；4）通过波形查看仿真结 果。（详见实验指导书）（5）添加实现约束文件。（详见实验指导书）（6）UCF文件导入。（详见实验指导书）（7） FPGA在线下载配置：1）连接开发板并给开发板供电；2）边界扫描， 初始化链；3）下载比特流文件；4）对FPGA进行编程；5）生成PROM 文件；6）将生成的PROM文件烧到PROM芯片中。（详见实验指导书）（8） 关闭配置界面，不保存任何信息。（一定不要保存任何信息）（9） 关闭电源重新上电，程序从 PROM自动引导到FPGA芯片中。（1

6、0）给开发板断电，清理器件，实验结束。九、实验数据及结果分析9.1状态机转移代码module traffic© nput clk,in put rst,output reg5:0 lights）;reg2:0 state;reg3:0 count;parameter S0=3'b000,S 1=3'b001,S2=3'b010,S3=3'b011,S4=3'b100,S5=3'b101; always(posedge clk or posedge rst)beg in if(rst)begi nstate<=S0;coun t&l

7、t;=0;endelse beg incase(state)S0:if(co un t<15)beg instate<=S0;coun t<=co un t+1;endelse begi nstate<=S1;coun t<=0;endS1:if(cou nt<3)begi nstate<=S1;coun t<=co un t+1;endelse begi nstate<=S2;coun t<=0;endS2:if(cou nt<3)begi nstate<=S2;coun t<=co un t+1;endelse

8、begi nstate<=S3;coun t<=0;endS3:if(co un t<15)beg in state<=S3;coun t<=co un t+1;endelse begi n state<=S4; coun t<=0;end S4:if(cou nt<3)begi n state<=S4;coun t<=co un t+1;endelse begi n state<=S5; coun t<=0;end S5:if(cou nt<3)begi n state<=S5;coun t<=co u

9、n t+1;endelse begi n state<=S0; coun t<=0;enddefault state<=S0;endcaseendendalways(*)begi n case(state) S0:lights=6'b100_001;S1:lights=6'b100_010;S2:lights=6'b100_100;S3:lights=6'b001_100;S4:lights=6'b010_100;S5:lights=6'b100_100; default lights=6'b100_001; endca

10、seendEn dmodule9.2时钟分频代码module clk_div(i nput clk,in put rst,output reg clk_1hz );parameter CNT_WIDTH=5; regCNT_WIDTH-1:0 cnt; always(posedge clk or posedge rst) begi nif(rst)beg incn t<=0;endelse begi ncn t<=c nt+1;endendalways(posedge clk or posedge rst) if(rst)clk_1hz<=0;else if(cn t=25)

11、beg in clk_1hz<=clk_1h z; cn t<=0;endEn dmodule9.3顶层代码module top(i nput mclk,in put wire3:3 btn, output wire7:2 Led);wire clk_1hz;wire rst;assig n rst=bt n 3;clk_div clk_div_i nst(.clk(mclk),.rst(rst), .clk_1hz(clk_1hz);traffic trafficnst(.clk(clk_1hz),.rst(rst), .lights(Led);en dmodule9.4测试代码

12、module text;/I nputsreg mclk;reg 3:3 btn;/ Outputswire 7:2 Led;/ Instantiate the Unit Under Test (UUT)top uut (.mclk(mclk),.bt n(bt n),.Led(Led);in itial beg in/ I nitialize In putsmclk = 0;btn = 1;/ Wait 100 ns for global reset to finish#100;btn = 0;/ Add stimulus hereendparameter PERIOD =20;always

13、 beg in#(PERIOD/2) mclk =0;#(PERIOD/2) mclk =1;endEn dmodule LGJI1-4'i¥-a'«ib禺.41h u -9.5仿真波形代码(对波形进行相关的文字说明，所截取的波形要覆盖所有 状态转移)or1 ni1 口由图中可以看出，lights显示100001( S0),经过15us后变为100010 ( S1)， 接着 3us 变为 100100( S2),再 3us 变为 001100( S3),然后 15us变为 010100( S4)， 之后3us变为100100( S5)，状态正确。igf見匝r

14、nEziffisaaBa1 1 . 1.I i . ：! . |>r .醱"I , 1 1 i 1 12血L祐piwuji-JUXlILUIouijuinj.ruuwirnininmiwjiMjLwumOUJUUWI1QI 'I I I ->：! I 0 皿hiuuuuinninunnuunnwiUIKJUWIHRIwuumnninn.'nruulniirinnrvlornwuininuuniuuui"nr-nnin-1|M0<KXXXnOOOOOCrXOCCCKlOOOOOOd：£<XX；0：M：00X'»:ocvoqboccocxxx£OOXC<iQC<DOOCCOCOO：，-.：