学号-姓名-3-8译码器实验报告

1、电孑科挂犬学实 验 报 告学生姓名:学 号:指导教师：黄实验地点：主楼c2-514实验时间：（1班）一、实验室名称：虚拟仪器实验室二、实验项目名称：3-8译码器实验三、实验学时：4学时ui实验原理开发板上共四个按键：sw3sw6,其中sw3为总开关；sw4、sw5、sw6 作为三个译码输入。本实验3-8译码器所有的接口如下。input ext_clk_25m, 外部输入25mhz时钟信号inputext_rst_n, 外部输入复位信号，低电平有效input3:0 switch, 4个拨码开关接口，on -低电平；off -高电平。sw3为总开关;sw4、sw5、sw6的三个译码输入 outpu

2、t reg7:0 led /8 个 led 指示灯接口 3-8译码器真值表如下：sw3sw6, sw5, sw4复位点亮ledxx,x,x0全灭offx,x,x1全灭onoff,off,off1d2点亮onoff,off,on1d3点亮onoff,on,off1d4点亮onoff,on,on1d5点兄onon,off,off1d6点亮onon,off,on1d7点亮onon,on,off1d8点亮onon,on,on1d9点亮注：x表示on或off,即任意状态。五. 实验目的熟悉利用hdl代码输入方式进行电路的设计和仿真的流程，掌握 verilog语言的基本语法。并通过一个3-8译码器的设计把

3、握利用eda软件 （quartus ii 13.1）进行hdl代码输入方式的电子线路设计与仿真的详细流 程。六、实验内容利用hdl代码输入方式在quartus ii 13平台上实现一个3-8译码器设计， 并进行仿真，然后牛成配置文件下载到开发板上进行验证。七、实验器材（设备、元器件）1. 计算机（安装quartus ii 13&modelsimb软件平台）；2. cyclone iv fpga 开发板一套（带 altera usb-blaster 下载器）。八. 实验步骤（1） 新建工程，设置器件属性：在quartus ii 13.1平台中，新建一个工程 （注意命名规范），在"

4、;family”中选择ucyclone iv e”系列,"availabledevicev屮选择具体型号“ep4ce6e22c8”，设置好器件属性。在eda tool settings页面中，可以设置工程各个开发环节中需要用到的第三方（altera公司以外）eda工具,我们只需要设置“simulation”工具为 umodelsim-alteraformat 为“ verilog hdl” 即可，其他工具不涉及， 因此都默认为<none>o （详见实验指导书）（2）verilog源码文件创建与编辑：点击菜单栏的“filenew”，然后 弹出如图所示的新建文件窗口，在这里我

5、们可以选择各种需要的设计文 件格式。可以作为工程顶层设计文件的格式主要在design files类别下， 我们选择verilog hdl file （或者vhdlfile）并单击ok完成文件创 建。将新建的文件保存后通过菜单栏uproject-add/remove files in project将刚刚创建的文件加入新建的工程中，点击“add”加入后选 择ok按钮。（详见实验指导书）（3）modelsim仿真验证：将工程编译，无误后，采用第三方eda仿真 工具modelsim进行仿真。1）设置路径：点击tools options*进 入选项卡 general eda tool options,

6、 设置 modelsim-altera后而 的路径，即我们安装modelsim时的路径；2）完成测试脚本创建与编 辑；3）测试脚本关联设置；4）调用modelsim进行功能仿真和时序仿 真。（详见实验指导书）（4）管脚分配：根据文档“sfcy4 fpga学习板原理图ver2.0v对38 译码器的进行引脚分配。（详见实验指导书）（5）综合、实现与配置文件产生综合。（详见实验指导书）（6）fpga在线下载配置：1）连接开发板并给开发板供电；2）开启 programmer界而；3）识别usb-blastei*； 4）执行在线下载操作。（详 见实验指导书）（7）拨动开发板对应按钮，观察输出是否符合预期

7、。（8）给开发板断电，清理器件，实验结束。九、实验数据及结果分析9用verilog hdl语言编写38译码器源码如下：module txt 1（input ext_clk_25m,input ext_rst_n,input 3:0 switch, output reg|7:0 led ）;al way s （posedge ext_clk_25m or negedge ext_rst_n） if（!ext_rst_n）led<=8!hff;else if（switch0）led<=8!hff;else begincase（switch3:l）3, blll:led<=8,bl

8、lll_1110;3,bll0:led<=8,bllll_1101;3,bl01:led<=8,bllll_1011;3,bl00:led<=8,bllll_0111;3'b011:ledv 二 8'blll0_llll;3'b010:ledv 二 8'bll01_llll;3,b001:led<=8,bl011_llll;3,booo:led<=8,bolll_llll;default:;endcaseendendmodule9.2 testbench 源码如下： parameter period=40; always begin

9、#(period/2) ext_clk_25m=0;#(period/2) ext_clk_25m=l; endinitial beginext_rst_n=o;switch 二 4'b0000;#10000;ext_rst_n= 1;endalways #100 switcho=-switch 1 ; always #40 switch3: l=switch3:1+1;9.3提供仿真波形并对波形进行文字说明：9.3.1功能仿真总体波形图1（波形上同时体现switch0 = 1和switchfo=0两种情况）：9.3.2功能仿真波形图2 (switcho = 1)当switcho =

10、1时，无论输入switch3:l如何变化，输出led始终 保持不变，即所有的灯不亮。9.3.3功能仿真波形图3 (switcho = o)当switcho = 0时，输出状态随着switch3:l的变化而变化,需要 覆盖到所有led都曾点亮的情况。9.3.4时序仿真总体波形图（波形上需要体现延时情况）十 钏二二必人 0 a1 2*- f« 耳 i 心 d -9.4根据原理图完成管脚分配（提供管脚分配截图）nomee： <>fwworegonlowtwni/o bar*ffgwpfitter lowtonwswmircirinputpwj31810pin.232sv(dez

11、qinputmn.242b2.n0mn.mz5y (泌呦h wpoutputmjib!j<0pwjx5v(defejt)毀wmoutputwnj18!j<0叫xsvfdct)驾 w5ouutpjl31b1jcpwj2.5 v (defeat)g wm 剧 we3joutputp1nj1bt.nopmjz5v(demoutput旳10tb1j10pin）isv(defajt)鳖 «2ou讣划-订1b!j«psnj12sy(de3t)|s doutputfw.23282.n0pw.29zsv(deut)1% «0ou a?pin.302b2.n0psn.3

12、0z5y(*zt)inputmn 88sbs.nopsn.83zsv(defadt)旺叭呦inputhnjw5b5jokn.wzsy(dcz)| v跡如】input炳jo6b6j<0呻0z5y("wt)input呃916b6j10pin.912,5 v (dezt)«newaode»输入端m时钟复位/按键sw3sw6：u1ivc033vcc3.3slide swdgndslide swicc33gnds3r5%输出端口:vcc33rlld2515%r12d3hl515%flr14dihl515%r16d5kl515%flr19dkl515%led6led4l

13、edoled1led2led3u1a510r/5% rlr23led5510r5%r26ii510r-5%led71010ioio. diffiolln. (data1.asek)io. vrefb1n0io. difh0_l2p (flash_ncejicso)io； diffio_l4p, (dqsol cq 1l.dpclk0)io. diffi0_l4nio. (datao)ep4ce6e22c8u1bio. diffio_l6nio. diffio.lsp, (dqs1lcq1l.dpclk1)ios vrefb2n0 10.rup1 io, rdn1 ioep4ce6e22c8seg5ledsseg3led3cfg asdseg2led2cfg ncs0seg1led11segoledo3cfg dataled7seg728 seg4 led40 seg6 led62seg cs13seg cs24seg cs31 seg cso图1管脚分配