V.码型变换器单元和A接口单元硬件模块设计方案

1、技术文件技术文件名称：zxg10-bsc? v2.0 码型变换器单元和 a 接口单元硬件模块设计技术文件编号： （小四）版本： （小四）文件质量等级： （小四）共14 页(包括封面 )拟制文峰审核会签标准化批准深圳市中兴通讯股份有限公司zxg10-bsc v2.0 码型变换器单元和a 接口单元硬件模块设计v0.0第 2 页 共 14 页目录1 概述 . 31.1 模块位置 . 31.2 设计思想 . 31.3 缩略语 . 31.4 参考文献 . 31.5 设计输出 . 32 单板说明 . 43 功能与性能描述. 43.1 设计目标 . 43.2 设计实施方案. 44 主要元器件应用说明. 55

2、 逻辑控制详细说明. 56 接口描述 . 56.1 内部接口描述. 56.2 外部接口描述. 66.3 接口信号定义. 66.3.1 tcpp、aipp 板的接口信号. 66.3.2 （ e）drt 板的输入输出接口. 96.3.3 tic 板的输入输出接口 . 10 7 电源设计 . 12 8 可靠性、安全性、电磁兼容性设计. 12 9 工艺结构设计. 12 10 单板软件说明. 12 10.1 软件功能描述. 12 10.2 软件接口描述. 错误！未定义书签。10.3 软件接口描述. 13 11 装配说明 . 13 12 测试与调试 . 13 13 资源要求与进度安排. 13 13.1 资

3、源要求 . 13 13.2 进度安排 . 13 14 附录 . 13 14.1 其它说明 . 13 14.2 版本背景介绍. 13 14.3 评审记录 . 14 zxg10-bsc v2.0 码型变换器单元和a 接口单元硬件模块设计v0.0第 3 页 共 14 页1概述zxg10-bsc ? v2.0 是在 zxg10-bsc ? v1.0 的基础上， 为了适应大容量和多种业务的需要而研制的。其码型变换器单元是bsc 中完成移动通信网络设备特有的码型变换功能的设备，而a 接口单元是完成bsc 和 msc 之间a 接口的物理层功能的设备单元。为了适应大容量的需求，zxg10-bsc ?v2.0

4、的中心交换网做了较大改动，由64kbps 的信道交换变成了 16kbps 的信道交换，因而导致码型变换器单元和a 接口单元也有了相应的修改。1.1模块位置zxg10-bsc ? v2.0 的硬件结构框图如下：码型变换器单元（tcu）和 a 接口单元（ aiu ）的位置如上图所示，在t 网和a 接口之间。 tcu 和 aiu 是以串联的方式连在他们之间的，一个tcu 和一个 aiu 相串联，因而二者是配对出现的。最大容量的zxg10-bsc ? v2.0 可以包含 14 个 tcu 和 14 个 aiu 。1.2设计思想码型变换器单元和a 接口单元的设计遵循以下要点：1、一个单元和t 网的两条h

5、ighway 的业务容量一致。2、尽可能地利用zxg10-bsc ? v1.0 的成熟设计，以保护用户投资。tcu 兼容 drt、edrt 两种单板。3、尽可能地保证a 接口的 7 号链路稳定地透明传输。4、e1 线路接口和abis 一侧的设计保持一致性。5、tcu 的管理者tcpp 和 aiu 的管理者aipp 硬件上采用pp的统一版本gpp，依靠背板设置和运行相应的软件来完成tcpp 或 aipp 的应有功能。1.3缩略语scu system control unit 系统控制单元gpp general peripheral processor 通用外围处理器tcpp transcoder

6、 unit peripheral processor 码型变换器单元外围处理器aipp a interface unit peripheral processor a 接口单元外围处理器drt dual rate transcoder 双速率码型变换器edrt enhanced dual rate transcoder 增强型双速率码型变换器tic trunk interface circuit 中继接口电路batc backplane of a interface and transcoder a 接口和码型变换器背板1.4参考文献zxg10- bsc? v2.0 硬件系统总体设计 ，赖峥嵘

7、。1.5设计输出zxg10- bsc? v2.0 码型变换器单元和a 接口单元硬件模块设计。biu t tcu aiu scu rru abis a zxg10-bsc v2.0 码型变换器单元和a 接口单元硬件模块设计v0.0第 4 页 共 14 页2单板说明zxg10- bsc? v2.0 码型变换器单元（tcu ）由以下三种单板组成：tcpp：码型变换器外围处理机，是码型变换器单元的管理者。硬件上采用gpp 板，一个 tcu 有主备各一个bipp 板。drt：双速率码型变换器板，是码型变换的业务处理实现者。可以处理最多124 路fr 业务，或者32 路 efr 业务。edrt：增强型双速

8、率码型变换器板，是drt 板的增强版本。可以处理最多510 路 fr 业务，或者126 路 efr 业务。zxg10- bsc? v2.0 a 接口单元（ aiu ）由以下两种单板组成：aipp：a 接口外围处理机，是a 接口单元的管理者。硬件上采用gpp 板，一个aiu 有主备各一个bipp 板。tic：中继接口电路，实现e1 接口的物理层功能。单板在硬件上不进行备份。码型变换器单元和a接口单元各种单板的物理承载者是batc（a接口和码型变换器背板） 。3功能与性能描述3.1设计目标一套 tcu + aiu 要能够支持两条8m highway 对应的业务信道容量。即大约992 tchs 的容

9、量。业务信道类型可以为fr，也可以为efr。3.2设计实施方案tcu 和 aiu 在 zxg10- bsc? v2.0 的 t 网和 a 接口之间是一种串联的连接关系。如下图：图中， dsni 和 tcpp 之间的连接是两条8m highway ，其余单板之间的连接都是一条8m highway 。 每个 edrt 和两种 pp之间的接口有可能达到4条 8m highway 。 一个 tcu 中，drt 板最多可以有8 个；edrt 板最多也可以有8 个；一个 aiu 中的 tic 板最多也是只能由 8 个。根据实际容量和业务类型，单板的数目可以作相应调整。由于edrt 的处理能力尚未有一个实际

10、的评估结果，如果一个edrt 单板处理efr 业务的最大容量无法达到120 路，那么我们可以有两种措施：1、牺牲 t 网最大容量，削减一个aiu 单元支持的a 接口电路数目，直至edrt 板能够支持120 路 efr 业务时再将aiu 配成满配置； 2、采取一aipp aipp tic tic tcpp tcpp (e)drt (e)drt dsni dsni zxg10-bsc v2.0 码型变换器单元和a 接口单元硬件模块设计v0.0第 5 页 共 14 页种保留的方案来实现t 网的最大容量：在电路类型为efr 的情况下，将t 网和 tcpp 之间的连接削减到一条highway ，在网层通

11、过一种新的一拖二电缆实现这种连接，这样对网的容量也不会有浪费。4主要元器件应用说明tcpp 和 aipp 硬件上由通用外围处理器（gpp）实现， 采用motorola 公司的嵌入式处理芯片mpc860 实现控制，采用mitel 公司的大容量交换芯片mt90826 实现交换； drt 板采用intel 80386ex 实现主控，采用texas instrument 的通用dsp 芯片tms320vc549 实现话音编解码的业务处理；edrt 板采用 intel 80386ex 实现主控，采用 texas instrument 的通用dsp芯片tms320c6201b 实现话音编解码的业务处理；t

12、ic 板采用 8031 单片机做主控，conexant 公司的e1 芯片 bt8370 实现 e1 接口，和biu 中的tic 采用完全一致的设计。5逻辑控制详细说明tcu 模块的主控，由主用的tcpp 完成。 tcpp 本身，由scu 通过 hdlc 信道进行控制管理。 hdlc 信道的物理承载者是tcu 与 t 网相连的8m highway 。主备 tcpp 各通过负荷分担的两条64kbps 的 hdlc 信道与 scu 通信。 tcpp 的软件版本可以通过hdlc 信道从mp 下载。tcu 模块的其他单板（drt 、edrt ） ，由主用tcpp 通过点对点的hdlc 链路进行管理。每一

13、drt 或 edrt 单板，通过负荷分担的两条64kbps 的 hdlc 信道与主用tcpp 通信。tcpp 进行主备倒换时，drt 板或 /和 edrt 板的通信对端进行自然倒换。drt 和 edrt的软件运行版本能通过hdlc 链路从 tcpp 进行在线下载。aiu 模块的主控，由主用的aipp 完成。 tcpp 本身，由scu 通过 hdlc 信道进行控制管理。 hdlc 信道的物理承载者是tcu 与 t 网相连的8m highway( 通过tcpp 和aipp 之间的 8m highway 转发 )。主备 aipp 各通过负荷分担的两条64kbps 的 hdlc 信道与 scu 通信。

14、 aipp 的软件版本可以通过hdlc 信道从mp 下载。aiu 模块的其他单板（tic）的管理，由主用的aipp 通过 485 总线进行。各板的485地址（共8 位）等于其在机框中的板位号（127） 。bipp 进行主备倒换时，485 总线的管理者也进行相应的倒换。tic 的软件版本不能进行在线下载。6接口描述6.1内部接口描述主备 tcpp 之间， 通过 4 条交叉连接的主备倒换信号完成主备倒换，包括两条板位状态信号和两条主备状态信号。另外，主备tcpp 之间通过一条8m highway 进行 hdlc 通信，输入输出的信号都是单极性的。主备tcpp 的其余输入、输出都是直接连在一起的，以

15、达到热备用的目的。相连接的输出，备用板进行高阻浮空，只有主用板的输出有效但是，备用 tcpp 与 scu 进行通信的highway 时隙，主用板必须高阻浮空，让备用板的输出有效。tcu 内部单板接口，考虑到（e）drt 版本和 zxg10-bsc? v1.0 的兼容性，仍然采用 lvds 的差分接口。这些信号包括：tcpp 至每一（ e）drt 的 8k、8m 时钟信号（每板一对），tcpp 至每一（ e）drt 的 8m highway 数据信号（每板一条输入输出）。和 tcpp 类似，主备aipp 之间，通过4 条交叉连接的主备倒换信号完成主备倒换，包括两条板位状态信号和两条主备状态信号。

16、另外，主备aipp 之间通过一条8m highway 进行 hdlc 通信，输入输出的信号都是单极性的。主备aipp 的其余输入、输出都是直接连在一起的，以达到热备用的目的。相连接的输出，备用板进行高阻浮空，只有主用板的输出zxg10-bsc v2.0 码型变换器单元和a 接口单元硬件模块设计v0.0第 6 页 共 14 页有效但是，备用aipp 与 scu 进行通信的highway 时隙，主用板必须高阻浮空，让备用板的输出有效。aiu 内部单板接口，和biu 比较一致。有单极性的8m hz 比特时钟和8k hz 帧时钟，从 aipp 输出到其他单板，所有tic 共用同一信号线。aipp 到每

17、一个tic 板有一条8m highway 的数据线（即一条输入线+ 一条输出线） 。这些数据线，也都是单极性的。所有单极性信号都是ttl 电平的，单板输入、输出端必须加驱动，能够保证8m hz 的开关信号在背板上正确传输1.0 m 的距离。 为确保信号传输质量，单极性信号的长距离传输必须有类似如下接口电路：其中， 阻尼电阻为1051 欧姆， 上下拉电阻为2201000 欧姆， 具体阻值在调试时确定。阻尼电阻必须由输入输出的单板提供，上下拉电阻由输入信号的单板或背板提供。tic 板必须由背板提供本板的485 地址， 也就是板位号。 背板提供485 地址的低5 位，高 3 位地址为 0。aiu 内

18、所有单板，通过一条485 总线挂在一起。另外， tic 板提供通向aipp 的 8m highway 的自检测试工作方式，即在某些特定的时隙实现自环。tcu 、 aiu 之间，有 tcpp 至 aipp 的 8k、 8m 时钟的单极性信号各一条，tcpp 至 aipp的 8m highway 单极性信号一条（包括输入输出），其内容包括aipp 的 mppp 通信消息和透明传输的7 号信令。6.2外部接口描述详细说明与外部功能模块接口信号，包括信号定义、信号功能、信号特性（电平特性、频率特性和功率特性等）和连接情况。确定各信号的标号。6.3接口信号定义6.3.1tcpp 、aipp 板的接口信号

19、包括 tcpp、aipp 在内的各种pp 单板由于功能相近，接口相似，采用统一的硬件设计方法，称为gpp 单板。其两个96 芯欧式插座包括以下输入输出信号。vcc ：电源， +5v。gnd ：地。（*）hwi00+ hwo09-, 8mclk00+ 8mclk09-, 8kclk00+ 8kclk09-：10 条差分 8mbps highway ， 两条输入时钟 （8mclk00+ 8mclk01-, 8kclk00+ 8kclk01-、 ） ，八条输出时钟（8mclk02+ 8mclk09-, 8kclk02+ 8kclk09-） ；（*）hwi10hwo19：10 条单极性8mbps hi

20、ghway 数据线（其中包括一条用作主备通讯）；（*）8mclkin 、8kclkin 、8mclkout 、8kclkout ：两对单极性时钟线，分别用作输入、输出。传输5v zxg10-bsc v2.0 码型变换器单元和a 接口单元硬件模块设计v0.0第 7 页 共 14 页（*）8krefi08krefi7：8k 参考时钟输入。（*）8krefo0+ 、8krefo0- 、8krefo1+ 、8krefo1- ：8k 参考时钟输出。rs485a、rs485b：485 总线，输入 /输出。ms-sta-in 、ms-sta-out 、bs-in 、bs-out ：主备倒换信号， 主备板信号

21、交叉相连。bt0bt2 ：板类型输入，表示本单板配置成哪种pp：bipp 000、tcpp 001、aipp 010、nspp 100、fspp 101。其中xxx = bt2.bt1.bt0 ，1 表示输入高电平、 0 表示输入浮空（本板下拉）。011、 110、111 三种类型保留。sta：板位状态输入 一个 pp单元的两个pp 中，左为0、右为 1。所有输入输出都是相对本板的。所有输出信号都提供高阻浮空的能力，以支持热备用。带（ *）的信号组包括highway 和时钟信号，其作用是跟gpp 配置成哪种pp 相关联的，其他信号是各种配置下都一样的。信号在96 芯背板插座上的安排如下：up

22、down a b c a b c 1 gnd gnd gnd 1 8mclk02+ 8mclk02- 8mclk02- 2 gnd gnd gnd 2 8kclk02+ 8kclk02- 8kclk02- 3 gnd gnd gnd 3 hwo02+ hwo02- hwo02- 4 rs485a rs485b rs485b 4 hwi02+ hwi02- hwi02- 5 8krefo0+ gnd 8krefo0- 5 8mclk03+ 8mclk03- 8mclk03- 6 8krefo1+ gnd 8krefo1- 6 8kclk03+ 8kclk03- 8kclk03- 7 bs-in

23、gnd ms-sta-in 7 hwo03+ hwo03- hwo03- 8 bs-out sta ms-sta-out 8 hwi03+ hwi03- hwi03- 9 bt0 bt1 bt2 9 8mclk04+ 8mclk04- 8mclk04- 10 8krefi0 hwi10 hwo10 10 8kclk04+ 8kclk04- 8kclk04- 11 8krefi1 hwi11 hwo11 11 hwo04+ hwo04- hwo04- 12 8krefi2 hwi12 hwo12 12 hwi04+ hwi04- hwi04- 13 8krefi3 hwi13 hwo13 13

24、8mclk05+ 8mclk05- 8mclk05- 14 8krefi4 hwi14 hwo14 14 8kclk05+ 8kclk05- 8kclk05- 15 8krefi5 hwi15 hwo15 15 hwo05+ hwo05- hwo05- 16 8krefi6 hwi16 hwo16 16 hwi05+ hwi05- hwi05- 17 8krefi7 hwi17 hwo17 17 8mclk06+ 8mclk06- 8mclk06- 18 hwi18 hwo18 18 8kclk06+ 8kclk06- 8kclk06- 19 8mclkin hwi19 hwo19 19 hw

25、o06+ hwo06- hwo06- 20 8kclkin 8mclkout 8kclkout 20 hwi06+ hwi06- hwi06- 21 21 8mclk07+ 8mclk07- 8mclk07- 22 vcc vcc vcc 22 8kclk07+ 8kclk07- 8kclk07- 23 vcc vcc vcc 23 hwo07+ hwo07- hwo07- zxg10-bsc v2.0 码型变换器单元和a 接口单元硬件模块设计v0.0第 8 页 共 14 页24 vcc vcc vcc 24 hwi07+ hwi07- hwi07- 25 8mclk00+ 8mclk00-

26、8mclk00- 25 8mclk08+ 8mclk08- 8mclk08- 26 8kclk00+ 8kclk00- 8kclk00- 26 8kclk08+ 8kclk08- 8kclk08- 27 hwo00+ hwo00- hwo00- 27 hwo08+ hwo08- hwo08- 28 hwi00+ hwi00- hwi00- 28 hwi08+ hwi08- hwi08- 29 8mclk01+ 8mclk01- 8mclk01- 29 8mclk09+ 8mclk09- 8mclk09- 30 8kclk01+ 8kclk01- 8kclk01- 30 8kclk09+ 8kc

27、lk09- 8kclk09- 31 hwo01+ hwo01- hwo01- 31 hwo09+ hwo09- hwo09- 32 hwi01+ hwi01- hwi01- 32 hwi09+ hwi09- hwi09- 配置成 tcpp 时符号意义来自去向8mclk00+ 、8mclk00-hw00 上的 8m 差分比特钟t 网8kclk00+ 、8kclk00-hw00 上的差分 8k 帧时钟t 网8mclk01+ 、8mclk01-hw01 上的差分 8m 比特钟t 网8kclk01+ 、8kclk01-hw01 上的差分 8k 帧时钟t 网hwi00+ 、hwi00-hw00 的差分数

28、据信号输入t 网hwo00+ 、hwo00-hw00 的差分数据信号输出t 网hwi01+ 、hwi01-hw01 的差分数据信号输入t 网hwo01+ 、hwo01-hw01 的差分数据信号输出t 网8mclk02+8mclk09+,8mclk02- 8mclk09-hw0209 上的差分 8m 比特钟八个 (e)drt 8kclk02+8kclk09+, 8kclk02- 8kclk09-hw0209 上的差分 8k 帧时钟八个 (e)drt hwi02+ hwi09+、hwi02- hwi09-hw0209 的差分数据信号输入八个 (e)drt hwo02+ hwo09+ 、hwo02-

29、 hwo09-hw0209 的差分数据信号输出八个 (e)drt hwo02+ 、hwo02-hw0209 的差分数据信号输出八个 (e)drt 8mclkout 、8kclkout hw1x 的时钟输出aipp hwi18 hw18 的数据信号输入aipp hwo18 hw18 的数据信号输出aipp hwi19 hw19 的数据信号输入本 单 元 的 另 一块 pp hwo19 hw19 的数据信号输出本 单 元 的 另 一块 pp 其余的highway 和时钟信号无用。zxg10-bsc v2.0 码型变换器单元和a 接口单元硬件模块设计v0.0第 9 页 共 14 页配置成aipp 时

30、符号意义来自去向hwi02+ hwi09+、hwi02- hwi09-hw0209 的差分数据信号输入八个 (e)drt hwo02+ hwo09+ 、hwo02- hwo09-hw0209 的差分数据信号输出八个 (e)drt 8mclkin 、8kclkin hw1x 的时钟输入tcpp 8mclkout 、8kclkout hw1x 的时钟输出tic hwi10hwi17 hw1017 的数据信号输入tic hwo10hwo17 hw1017 的数据信号输出tic 8krefi0 8krefi7 参考时钟输入tic 8krefo+ 8kref1- 参考时钟输出网层 syck hwi18

31、hw18 的数据信号输入tcpp hwo18 hw18 的数据信号输出tcpp hwi19 hw19 的数据信号输入本 单 元 的 另 一块 pp hwo19 hw19 的数据信号输出本 单 元 的 另 一块 pp 其余的highway 和时钟信号无用。6.3.2（e）drt 板的输入输出接口（e） drt 板的输入输出信号包括以下一些：vcc ：电源， +5v。gnd ：地。8kick+ 、8kick- 、8mick+ 、8mick- ：从 tcpp 输出的 8k、8m 时钟信号。hw16ki+ 、hw16ki- ：输入到tcpp 的 8m highway 数据线。hw16ko+ 、hw16

32、ko- ：从tcpp 输出的 8m highway 数据线。hw64ki+ 、hw64ki- ：从 aipp 输入到（e）drt 的 8m highway 数据线。hw64ko+ 、hw64ko- ：从（ e）drt 输出到 aipp 的 8m highway 数据线。highway 的输入输出都相对t 网而言。信号在96 芯插座上的排布如下：up down a b c a b c 1 gnd gnd gnd 1 vcc vcc vcc 2 gnd gnd gnd 2 vcc vcc vcc 3 gnd gnd gnd 3 4 gnd gnd gnd 4 5 5 zxg10-bsc v2.0

33、码型变换器单元和a 接口单元硬件模块设计v0.0第 10 页 共 14 页6 6 7 7 8 8 9 9 10 10 11 11 12 12 13 13 14 14 15 15 16 16 17 17 18 18 19 19 20 20 21 21 8mock+ 8mock- 8mock- 22 22 8kock+ 8kock- 8kock- 23 23 hw64ki+ hw64ki- hw64ki- 24 24 hw64ko+ hw64ko- hw64ko- 25 25 8mick+ 8mick- 8mick- 26 26 8kick+ 8kick- 8kick- 27 27 hw16ki+

34、 hw16ki- hw16ki- 28 28 hw16ko+ hw16ko- hw16ko- 29 29 30 30 31 vcc vcc vcc 31 32 vcc vcc vcc 32 6.3.3tic 板的输入输出接口tic 板的输入输出信号包括以下一些：vcc ：电源， +5v。gnd ：地。gndp ：保护地。lin0a 、lin0b 、lout0a 、 lout0b lin3a、lin3b 、lout3a 、lout3b ： 四路 e1 线路的输入输出。hwin 、hwout ：8m highway 数据线。8mclk 、8kclk ：供 highway 使用的 8m 比特钟和8k

35、 帧时钟，输入信号。8krefout ：8k 参考时钟输出。zxg10-bsc v2.0 码型变换器单元和a 接口单元硬件模块设计v0.0第 11 页 共 14 页rs485a、rs485b：485 总线，输入 /输出。bn0bn4 ：板位标识， 485 总线地址输入。ms-sta ：pp 主备状态，输入。所有输入输出都相对本板而言。信号在96 芯插座上的排布如下：up down a b c a b c 1gnd gnd gnd 1vcc vcc vcc 2gnd gnd gnd 2vcc vcc vcc 3gnd gnd gnd 34gnd gnd gnd 4556rs485a rs485b

36、 rs485b 67ms-sta gnd gnd 7889lin0a lin0a lin0a 9lin2a lin2a lin2a 10lin0b lin0b lin0b 10lin2b lin2b lin2b 11gndp gndp gndp 11gndp gndp gndp 12lout0a lout0a lout0a 12lout2a lout2a lout2a 13lout0b lout0b lout0b 13lout2b lout2b lout2b 141415hwin gnd hwout 15168krefout gnd gnd 161717181819lin1a lin1a li

37、n1a 19lin3a lin3a lin3a 20lin1b lin1b lin1b 20lin3b lin3b lin3b 21gndp gndp gndp 21gndp gndp gndp 22lout1a lout1a lout1a 22lout3a lout3a lout3a 23lout1b lout1b lout1b 23lout3b lout3b lout3b 24gnd gnd gnd 24258mclk gnd 8kclk 25262627272828bn0 bn1 2929bn2 bn3 3030bn4 31vcc vcc vcc 3132vcc vcc vcc 32zx

38、g10-bsc v2.0 码型变换器单元和a 接口单元硬件模块设计v0.0第 12 页 共 14 页7电源设计tcu 和 aiu 的供电， 采用二次电源powerb 提供的+5v 直流电源。 tic 板耗电必须不大于8w/板， drt 板耗电必须不大于15w/板， edrt 板耗电必须不大于25w/板， tcpp、aipp 板耗电必须不大于12w 。 ，由本板自己的电源器件通过外供的+5v 直流电源产生。单板上需要采用其他种类电源的8可靠性、安全性、电磁兼容性设计tcpp、aipp 板都是主备用的，以保证运行的可靠。drt、edrt、tic 板本身不提供主备用，但可以依靠传输线路接口备用和一定

39、的软件设置来达到主备用的效果。单板和背板的接口都采用berg 热插拔插座，以保证带电插拔的安全性。长距离传输的电信号都采用匹配负载进行终端适配，以消除反射和干扰。跨层传输的电信号都采用差分信号进行传输，以保证传输质量。单极性信号的输入端另加有阻尼电阻，对高频噪声有进一步的抑制作用。9工艺结构设计结构上，仍然采用我司交换机的标准机框：整个机框结构安排如下：1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 p o w b t c p p t c p p d r t d r t d r t d r t d

40、r t d r t d r t d r t a i p p a i p p t i c t i c t i c t i c t i c t i c t i c t i c p o w b 10 单板软件说明10.1 软件功能描述tcpp、aipp 板的软件，在初始化后可以建立和mp（scu）的 hdlc 消息通路，之后根据 mp 送来的配置命令，在通向drt 的 highway 和通向 t 网的 highway 之间（ tcpp）或者在通向tic 的 highway 和通向 drt 的 highway 之间（ aipp）建立一定的双向接续；两板都必须为7 号信令链路建立板固定接续。tcpp、aipp 的软件还要进行主备倒换管理、主备通信、和mp 保持通信联系以及进行一定的自检测试等工作。另外，tcpp 还必须通过hdlc 信道和（ e）drt 板保持通信联系和进行（e）drt 的管理； aipp 则通过 485 总线对tic 进行管理。（e）drt 板的软件，需要通过hdlc 信道接受tcpp 的管理，同时要进行本板dsp 芯片的配置和管理。长:790mm 机框正面高:279.5mm 宽:319mm zxg10-bsc v2.0 码型变换器单元和a 接口单元硬件模块设计v0.0第 13 页 共 14 页tic