关于80186的介绍

1、80186最小系统南京航空航天大学自动化学院2013-07-21最小系统80186硬件的最小系统由80186微处理器、ram、eprom、时钟发牛器、 串行口、复位电路和控制电路等组成。80186：os nls nk n aqhv n moxl。n 一山 sujh nzx n lx n 3>n 0so/3"l< n ci乏so惨n lso/um n ulha n gs、6lv n sscolv n 0s/l< n es/9l<nad15 =ad7 uad14 uad6 uad13 uad5 uad12 uad4 uvccuad11 uad3 uad10 uad

2、2 uad9 uad1 c=ad8 (=ado u2345678910111213141516仃8l nu ootrcj6l u 5kq02 onam.22 u olnohslu囂s u linohwjlnu51504948474645444342414039383736u kd u we u gv.iosod u wgsod u psod uicdsod u gd u sod u ssa二 hldan hold n srdy n lock n tcstn int2/intao二 int3/lntaf二 dt/rn間=mcso:zzj mcs135 二 mcs368引脚plcc封装图管脚定义:

3、a19/s6, a18/s5, a17/s4, a16/s3 这些引脚提供地址(a19 a16 )和状态(s6s3) 的多路复用的地址状态接点。a19引脚在复位时作为功能的输入引脚，如果在复 位时保持低电平，则微处理器进入测试模式。ad15-ad0多路复用的地址/数据总线接点。在t1周期，80186将地址信号a15a0 输出到这些引脚，在t2、t3和t4周期,80186又将这些引脚用作数据总线d15d0。 bhe总线高字节使能(bus high enable)引脚，表明(当为逻辑0时)数据总 线d15d8上传送的是有效数据。ale地址锁存使能(address latch enable)o这是一

4、个多路复用的输出引脚， 包含了地址锁存允许(ale)信号，它比8086的ale早半个时钟周期。用于分离 地址/数据和地址/状态总线的多路复用(即使系统不使用a1o16上的状态位， 也必须分离复用)。ardy异步就绪(asynchronous ready)输入引脚，该输入通知80186/80188,存 储器或i/o设备已经就绪，可以读写数据。如果这个引脚接到+5.0v上，则处理 器正常工作；如果接地，则微处理器进入等待状态。bhq数据总线高位使能clkout时钟输岀(输出)。为外围设备提供时序信号，其频率为时钟频率的一半, 占空比为50%。den数据总线使能(data bus enable)引脚

5、，用于选通外部数据总线缓冲器。drqo-drql dma请求(输入)。这两个引脚是dma通道0和1的高电平触发的dma 请求(dma request)线。dt/r数据传送/接收(data transmit/receive)引脚，用于控制连接到系统中 的数据总线缓冲器的收发方向。hold, hlda局部总线仲裁(输入，输出)into, inti, int2/inta0, int3/inta1 可屏蔽屮断(maskable interrupt)输入 引脚。高电平有效，可被编程为电平或边沿触发。这些引脚在没有外部8259的 情况下可以被配置为4个中断输入；如果有外部8259,可以被配置为2个中断 输

6、入。lcs低端存储器片选(lower-memory chip select)，用来选通低端存储区。这 个输出引脚是町编程的，可以使能大小为1kb、256kb的结束于fffffii的存储区。 注意，这个引脚的功能在eb和ec型号中有所不同，可以选通lkblmb的存储器。 lock由lock前缀控制的一个输出引脚。如果某条指令加有lock前缀，则在这 个被锁定的指令执行期间，lock引脚为逻辑0omcso, mcs1, mcs2, mcs3中部存储器片选引脚，用于选通4个屮间存储器件。 这些引脚是可编程的，可以选择8kb512kb的包含4个器件的存储器块。注意， 在eb和ec型号中没有这些引脚。n

7、m1非屏蔽中断（non-maskable interrupt）输入引脚。由上升沿触发并始终有效，当nmi被激活时，使用中断向量2。pcs5/a1、pcs6/a2这些引脚可以被编程作为外围设备片选线或作为内部锁存地 址线a1和a2opcs4-pcs0 5 个不同的外围设备片选线（peripheral selection lines）。rd/qsmd读引脚,该引脚是数据从存储器或1/0中读出。res复位输入（输入）。用于复位80186o为了正确复位，在上电后必须至少保持 50ms的低电平。这个引脚通常连接到产生上电复位信号的rc电路。复位地址与 8086微处理器相同，为ffffoh.reset复位

8、输出,高电平有效（输出）。它连接到系统外围设备上，每当res输 入为低电平时对这些外围设备进行初始化。s2、s1和s0这三个状态位（status bits）规定了系统正在进行的总线传输的 类型。状态位所表示的状态见下表：s2s1so功能000中断响应0011/0读0101/0写011停机100取操作码101存储器读110存储器写111未定义srdy同步就绪（synchronousready）输入引脚，该输入被系统时钟同步，因此，这个就绪输入的时序要求不是很严格。和ardy-样，srdy在不需要等待状 态时接到+5. 0v上。test协处器控制,该引脚连接到80187协处理器的busy输出（输入

9、）。该引脚 由fwatt或watt指令来查询。ter ino, ter in1定时器输入（输入）。这两个引脚作为定时器0和1的外部时钟源。ter outo, ter out1定时器输出（输出）。这两个引脚提供了定时器0和1的输 出信号，这两个定时器可以被编程來产生方波或脉冲信号。ucs高端存储器片选（upper-memory chip select）引脚，用来选通高端存储区。 这个输出引脚是可编程的，可以使能大小为1kb、256kb的结束于fffffh的存储 区。注意，这个引脚的功能在eb和ec型号中有锁不同，可以选通1kb1mb的存 储器。vcc系统+5v电源（输入）vss地（输入）阻写引脚

10、，该引脚是数据被写入存储器或i/o。xi, x2时钟（输入）。这两个引脚通常连接到一个基本模式并联谐振的晶体上， 由它操纵内部晶体振荡器。外部时钟信号可以连接到xi引脚。内部的主时钟频 率时外部晶体或时钟输入信号的一半。注意，在80186/80188的有些型号中，这 两个引脚被标记为clktn（x 1）和0sc0ut（x2）。hdhintonta1 int2/inta0 t1 intotmrout1 tmrou12 tmrinatmr sg-s2srdyf ardyf test -> hold* hl1mresresxi x2时钟发生器16位alu16位通用寄轸组|总线接口单元16位段

11、寄存彊_ 6字否 预取队列al«is3-ad15 a19/s6可编程中 断控制髀控制丙部sw可编程定时器 大计数寄存器日 聂天计数奇存器：孚制奇存器一 扌位传送计数器可綬程0卜些里元20位源箱矗亠20位目的指石7 16位传送计数g頑诵器一drqo drqi片选单元可编程 控制寄存器1lc<j>mcso-3 pcs0-480186的内部结构框图ram (cy7c185a):nca4a5a6a7a8a9a1oa11a12i/0o1/01心gnd匸匸匸匸匸匸匸匸匸匸匸匸匸匸1234567891011121314vccwe當如竈他ce1qi/06i/03 rrnnnnnnnnn

12、nnnn 2827262524232221201918仃1615dip引脚封装图/ce1ce2/we/0ei/o模式hxxxz无选择/掉电xlxxz无选择/掉电lhhl数据输出读lhlx数据输入写lhhhz无选择真值表prom (cy7c261-45wmb):q r r e r 匸 匸 匸 e 匸 r c123456789101112242322212019187c261 17 7c263 1c 7c264 16151413n2132zl122dtp引脚封装图串行口 (8251)：1、与cpu之间的接口引脚(1) 数据信号dod7：与cpu的数据总线对应连接。(2) 读/写控制信号：rd读选通信号输入线，低电平有效。wr写选通信号输入线，低电平有效2、c/d信