VHDL语言数码管静态显示5080211EDA课程设计

1、VHDL语言 数码管静态显示 5080211 EDA课程设计Dennis静态扫描显示电路设计专 业： 自动化班级学号：姓 名:Dennis20XX年12月11日1Dennis一、设计实验目的：在MAX+plusll软件平台上，熟练运用 VHDL语言，完成 静态扫描显示电路的VHDL语言编程、编译、综合、仿真，使用EDA实验箱，实现静态扫描显示电路的硬件功能。二、设计实验说明及要求：1、静态扫描显示电路组成：计数器、显示译码器、扫 描电路组成。在静态扫描显示电路中最关键的是如何在每一一 个数码管静态显示固定的数字，除此之外，静态扫描显示电 路需清零控制端 启动控制端使静态扫描显示电路清零及 启动

2、。2、静态扫描显示电路要在七个数码管实现静态显示每 位同学的班级学号显示。3、能够完成清零、启动功能。三、数字时钟组成及功能：1、计数器：用来产生实现数码管分配；2、扫描显示译码器：完成对 7字段数码管显示的控制；四、系统硬件要求：1、时钟信号为 10MHz;2、FPGA芯片型号EPM7128SLC84-15 EP1K30TC144-3或 EP1K100QC208-33、 8个7段扫描共阴级数码显示管；4、按键开关；五、设计内容及步骤：1、设计思路：静态扫描显示电路的主要组成为：计数器、显示译码器、扫描电路组成。 我的学号为5080211,因为需要七个数码管， 所以用七进制计数器即可，计数器从

3、0到6计数，到6后归0,接着开始从0到6计数。然后扫描电路根据每个时刻的计数器计数值，输出相应 的数码管，从而选择控制，即 sel2,sel1,sel0。从试验箱的一排数码管从最右端向第七个数码管循环扫描。例如： sel2,sel1,sel0为“ 000”则选择地的是最右边的数码显示管。当扫描到一个数码管，根据此时需要输出的数值，利用显示译码器翻译为相应的数码管显示编码即可，比如要sel=“ 000 ”时，要输出的数值是“0100 ”，将“ 0100”，翻译为“1100110”给sel选中的数码管显示出来即可。显示出 来的数字就是4除此之外，静态扫描显示电路需清零控制端、启动控制端使静态扫描显

4、示电路清零及启动。启动/关闭用CS表示，当CS为无效时，和时钟信号相 与，则没有时钟输入，输出端，使 sel= “ 111”，于时钟停 止，则只是选择最左端的数码管，输出的译码为“ 00000000”即什么都没有显示。2Dennis清零用clear表示，当其无效时，正常显示，当其有效 时，不管译码为多少，强制输出为“ 01111111 ”即“ 0”， 于时钟还在扫描，现象即为七个数码管都为零。此为本程序设计的整体思路。2、端口说明：scan时钟输入，上升沿有效CS 片选使能端，高电平有效 clear 清零输入，高电平有效 m0m6数码管7段显示数据端口sel0sel2 数码管选择显示控制端口

5、3、源程序和注释：library ieee;use _logic_ use _logic_entity xuehao is定义实体分别为时钟扫port(scan,cs,clear:in std_logic;描入口，启动/关闭端口，清零端口sel:out stdo gic_vector(2 downto 0);-选择八个数码管 中之一显示m:out stdogic_vector(6downto 0);-数码管7段显示数据端口 end xuehao;architecture behave of xuehao is-结构体开始signal sl:stdo gic_vector(2 downto 0)

6、;-七进制 计数器 的数值 signal bcd_out:std_logic_vector(3 downto 0);-八个数码管数据输入端口signal q:std_logic_vector(6 downto 0);-数码管显示数据的编码 signal clk_scan:stdogic;-接受 扫 描 端 口 的 信 号constantno1_bcd:std_logic_vector:=constant no2_bcd:std_logic_vector:=constant no3_bcd:std_logic_vector:=constant no4_bcd:std_logic_vector:=

7、constant no5_bcd:std_logic_vector:=constant no6_bcd:std_logic_vector:=constant no7_bcd:std_logic_vector:=-七个数，分别为1120805，显示的时候会从左到右显示为5080211beginclk_scanbcd_outqbcd_outqv= end case;end process;- 进程结束selv=sl when cs='1'-当片选有效时，输出数码管的选择控制当片选无效时，让其选择最左面的一个数码管4Dennis-前面的扫描电路和译码知，此时没有输出m<=q when(cs='1' and clear='0')else- 当片选有效，清零无效时，正常输出当片选有效，清零有效时-七个数码管输出为0 end behave;-结构体结束 4、仿真输出：5、硬件连线：FPGA芯片引脚分配，scan 124引脚，CS54 引脚，clear56 引脚 sel0 ,sel1 ，sel214,143,18 引脚，m0,m6 17,11,13,12,136,引脚外部硬件与FPGA