基于Libero的数字逻辑设计仿真及验证实验实验报告(实验4到8)

1、_计算机_学院_ 专业_班_组、学号 _ 姓名_ 协作者_ 教师评定 _ 实验题目 _基于 libero 的数字逻辑设计仿真及验证实验_ 1、熟悉 eda 工具的使用；仿真基本门电路。2、仿真组合逻辑电路。3、仿真时序逻辑电路。4、基本门电路、组合电路和时序电路的程序烧录及验证。5、数字逻辑综合设计仿真及验证。1 实验报告1、基本门电路一、实验目的1、了解基于 verilog 的基本门电路的设计及其验证。2、熟悉利用 eda 工具进行设计及仿真的流程。3、 学习针对实际门电路芯片74hc00、 74hc02、 74hc04、 74hc08、 74hc32、 74hc86进行 veriloghd

2、l 设计的方法。二、实验环境libero 仿真软件。三、实验内容1、掌握 libero 软件的使用方法。2、进行针对 74 系列基本门电路的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成 74hc00、74hc02、74hc04、74hc08、74hc32、74hc86 相应的设计、综合及仿真。4、提交针对 74hc00、74hc02、74hc04、74hc08、74hc32、74hc86（任选一个）的综合结果，以及相应的仿真结果。四、实验结果和数据处理1、所有模块及测试平台代码清单/74hc00 代码 -与非/ 74hc00.v module

3、hc00(a,b,y); input 4:1a,b; output 4:1y ; assign y=(a&b);/ 与非endmodule /74hc00 测试平台代码/ testbench.v timescale 1ns/1ns 2 module testbench(); reg 4:1a,b; wire 4:1y; hc00 u1(a,b,y); initial begin a=4b0000;b=4b0001; #10 b=b1; #10 b=b1; #10 b=b1; #10 a=4b1111;b=4b0001; #10 b=b1; #10 b=b1; #10 b=b1; end

4、 endmodule /74hc02 代码 -或非/ 74hc02.v module hc02(a,b,y); input 4:1a,b; output 4:1y ; assign y=(a|b);/ 或非endmodule /74hc02 测试平台代码timescale 1ns/1ns module test02(); reg 4:1a,b; wire 4:1y; hc02 u2(a,b,y); initial begin a=4b0000; b=4b0001; #10 b=b1; #10 b=b1; #10 b=b1; #10 a=4b1111; b=4b0001; #10 b=b1; #

5、10 b=b1; #10 b=b1; end 3 endmodule /74hc04 代码 -非module hc04(a,y); input 6:1a; output 6:1y ; assign y=a;/ 非endmodule /74hc04 测试平台代码timescale 1ns/1ns module test04(); reg 6:1a; wire 6:1y; hc04 u4(a,y); initial begin a=6b000001; #10 b=b1; #10 b=b1; #10 b=b1; #10 b=b1; #10 b=b1; end endmodule /74hc08 代码

6、 -与module hc08(a,b,y); input 4:1a,b; output 4:1y ; assign y=a&b;/ 与endmodule /74hc08 测试平台代码timescale 1ns/1ns module test08(); reg 4:1a,b; wire 4:1y; hc08 u8(a,b,y); initial begin a=4b0000; b=4b0001; #10 b=b1; #10 b=b1; #10 b=b1; 4 #10 a=4b1111; b=4b0001; #10 b=b1; #10 b=b1; #10 b=b1; end endmodu

7、le /74hc32 代码 -或module hc32(a,b,y); input 4:1a,b; output 4:1y ; assign y=a|b;/ 或endmodule /74hc32 测试平台代码timescale 1ns/1ns module test32(); reg 4:1a,b; wire 4:1y; hc32 u32(a,b,y); initial begin a=4b0000; b=4b0001; #10 b=b1; #10 b=b1; #10 b=b1; #10 a=4b1111; b=4b0001; #10 b=b1; #10 b=b1; #10 b=b1; end

8、 endmodule /74hc86 代码 -异或module hc86(a,b,y); input 4:1a,b; output 4:1y ; assign y=a&(b)|(a&b);/异或endmodule /74hc86 测试平台代码timescale 1ns/1ns module test86(); 5 reg 4:1a,b; wire 4:1y; hc86 u86(a,b,y); initial begin a=4b0000; b=4b0001; #10 b=b1; #10 b=b1; #10 b=b1; #10 a=4b1111; b=4b0001; #10 b=

9、b1; #10 b=b1; #10 b=bb ia=b iab a=b ab 1 x x x 0 x x x x x x 0 x x x 1 x x x x x x 1 1 x x 1 0 x x x x x 0 0 x x 0 1 x x x x x 1 0 1 x 1 0 0 x x x x 0 0 0 x 0 0 1 x x x x 1 1 0 1 1 1 0 0 x x x 0 0 1 0 0 0 1 1 x x x 1 1 0 1 1 1 0 1 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 1 0 1 1 1 0 1 1 0 0 0 0 0 0 0 0 0 0 1 0

10、 1 1 1 1 1 1 1 1 1 0 0 1 注： x 为任意状态表 4-11 74hc283 输入输出状态进位输入4 位加数输入4 位被加数输入输出加法结果和进位cin a4 a3 a2 a1 b4 b3 b2 b1 cout s4 s3 s2 s1 0 0 0 0 0 0 1 1 0 1 1 1 1 1 1 1 1 1 0 0 1 1 1 0 0 1 0 1 0 1 0 0 0 1 1 0 1 0 1 0 1 0 1 1 1 16 进位输入4 位加数输入4 位被加数输入输出加法结果和进位cin a4 a3 a2 a1 b4 b3 b2 b1 cout s4 s3 s2 s1 1 1 0

11、 0 0 0 1 1 1 0 1 0 0 1 1 0 0 1 表 4-12 74hc4511 输入输出状态使能输入数据输入译码输出ltbile d c b a a b c d e f g 0 x x x x x x 1 0 x x x x x 1 1 0 0 0 0 0 1 1 0 0 0 0 1 1 1 0 0 0 1 0 1 1 0 0 0 1 1 1 1 0 0 1 0 0 1 1 0 0 1 0 1 1 1 0 0 1 1 0 1 1 0 0 1 1 1 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 1 0 1 0 1 0 1 1 0 1 0 1 1 1 1 0 1 1

12、0 0 1 1 0 1 1 0 1 1 1 0 1 1 1 0 1 1 0 1 1 1 1 注： x 为任意状态表 4-13 74hc74 输入输出状态输入输出置位输入ds1复位输入dr1cp d 1qq10 1 x x 1 0 x x 1 1 0 1 1 1 0 0 x x 注： x 为任意状态17 表 4-14 74hc112 输入输出状态输入输出置位输入ds1复位输入dr11cp1j 1k 1qq10 1 x x x 1 0 x x x 1 1 1 1 1 1 0 1 1 1 1 0 0 0 x x x 注： x 为任意状态表 4-15 74hc194 输入输出状态输入输出mr模式串行c

13、p并行s1s0dsrdsld0d1d2 d3q0n+1q1n+1q2n+1q3n+10 x x x x x x x x x 1 1 1 x x d0d1d2 d31 0 0 x x x x x x 1 0 1 0 x x x x x 1 0 1 1 x x x x x 1 1 0 x 0 x x x x 1 1 0 x 1 x x x x 注： x 为任意状态表 4-16 74hc161 输入输出状态输入输出mrcp cep cet ped3d2d1d0q3q2q1q0tc 0 x x x x x x x x 1 x x 0 0 0 0 0 1 1 1 0 d3d2d1d01 1 1 1 x

14、x x x 1 x 0 x 1 x x x x 1 x x 0 1 x x x x 注： x 为任意状态18 5、数字逻辑综合设计仿真及验证一、实验目的1、进一步熟悉利用 eda 工具进行设计及仿真的流程。2、熟悉利用 eda 工具中的图形化设计界面进行综合设计。3、熟悉芯片烧录的流程及步骤。4、掌握分析问题、解决问题的综合能力，通过eda 工具设计出能解决实际问题的电路。二、实验环境1、libero 仿真软件。2、digilogic-2011 数字逻辑及系统实验箱。3、actel proasic3 a3p030 fpga核心板及 flash pro4烧录器。三、实验内容1、编码器扩展实验设计

15、一个电路：当按下小于等于9 的按键后，显示数码管显示数字，当按下大于9的按键后，显示数码管不显示数字。若同时按下几个按键，优先级别的顺序是9 到 0。本实验需要两个编码器74hc148、一个数码显示译码器74hc4511、一个共阴极8段显示数码管 ln3461ax 和一个数值比较器 74hc85。2、有符号比较器的设计（ 选做）设计要求：设计一个电路，比较两个8 位有符号数的大小，判定是否满足大于等于的关系。3、跑马灯设计设计要求：共 8 个 led 灯连成一排，用以下3 种模式来显示，模式选择使用两个按键进行控制。 模式 1：先点亮奇数灯， 即 1、3、5、7 灯亮，然后偶数灯， 即 2、4

16、、6、8 灯亮，依次循环，灯亮的时间按时钟信号的二分频设计。 模式 2：按照 1、2、3、4、5、6、7、8 的顺序依次点亮所有灯；然后再按1、2、3、4、5、6、7、8 的顺序依次熄灭所有灯，间隔时间按时钟信号的八分频设计。 模式 3：按照 1/8、2/7、3/6、4/5 的顺序依次点亮所有灯， 每次同时点亮两个灯；然后再按 1/8、2/7、3/6、4/5 的顺序熄灭相应灯，每次同时熄灭两个灯，灯亮的时间按时钟信号的四分频设计。4、四位数码管扫描显示电路的设计设计要求：19 共 4 个数码管，连成一排，要求可以显示其中任意一个数码管。具体要求如下： 依次选通 4 个数码管， 并让每个数码管显

17、示相应的值，其结果由相应输入决定。 要求能在实验箱上演示出数码管的动态显示过程。必须使得 4个选通信号 dig1、dig2、dig3、dig4 轮流被单独选通，同时，在段信号输入口加上希望在对应数码管上显示的数据，这样随着选通信号的变化，才能实现扫面显示的目的（经验数据为扫描频率大于等于 50hz） 。5、交通灯控制器（ 选做）6、键盘扫描器和编码器（ 选做）四、实验结果和数据处理1、编码器扩展实验（1）smartdesign的连线图（2）功能仿真波形图（3）综合结果 rtl 图（4）引脚分配 i/o attribut editor 截图（ 注意：分配时应避开 fpga 核心板已经占用的引脚，

18、详情请参考实验指导书图1-7 的标注；使用键盘及数码管显示扩展板时应按本文附录中的说明来分配相应的引脚。 ）（5）记录实测结果表 5-2 编码器扩展实验结果记录表74hc148（1）输入74hc148（0）输入74hc4511显示字形i7i6i5i4i3i2i1i0i7i6i5i4i3i2i1i0a b c d ef g 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 111111111111110 1 11111111111110 1 1 1111111111110 1 1 1 111111111110 1 1 1 1 11111111110 1 1 1 1 1 1111111110 1 1 1 1 1 1 111111110 1 1 1 1 1 1 1 11111110 1 1 1 1 1 1 1 1 1111110 11111111120 74hc148（1）输入74hc148（0）输入74hc4511显示字形i7i6i5i4i3i2i1i0i7i6i5i4i3i2i1i0a b c