第7讲Verilog时序电路及状态机设计

1、求实创祈4；第7讲VerilogM4勒路及状态机 设计授课教师：邹兴平电岬地址：zou_xingping主要内彖基本的肘序电路状态机役计2013-3-272一、常用肘序色路役计辑单元包括触发器和锁存器，可以用always;±程语句描述，也可以用任务卖 现对于锁存器，如果采用电平做感周期行为 进行描述，最好使用阻塞语句描述对于触发器，若采用边沿做感的周期行为 描述，最好使用非阻塞语句描述1锁存器色平触发的存儲器单元，跟随输入雯化，可能产 生毛刺 always(data or enable) begin If(enable=l) q=data; Elseq=q; end2D触发薜边沿触发

2、存储单元，在肘钟上、下沿才变 化，可以抑制输入毛刺，所以应尽量使用 触发器，少用锁存器。 always(posedge elk) Q<=data;3.多住D触发器物成的寄存器 always(posedge elk) begin If(oe=l) q<=8? h石 Elseq<=data; end4移住寄存器Always (posedge elk or posedge rst)if(rst) reg_out<=3, bOOO;Else case (mod)T bOO: reg_out<=reg_out 1:0,right_in;/ 左移T b01:reg_out&l

3、t;=reg_out2:l,left_in; / 右移T blO:reg_out<=reg_outl:0,parallel_in; 并行入 endcase通用移位寄存器参数化的扌甬行移住薜Module barrelshift(din,rotate_cntdout);Parameter WIDTH=6;Parameter CNT_SIZE=3; InputCNT_SIZE-l:O rotate_cntl InputWIDTH-l:O din; outputWIDTH-l:0 dout;Wire WIDTH-1:0 temp;en dmoduleAssign dout,temp=din,di

4、nvvrotate_cnt;实现循环左移说朗Assig ndout,temp=din,din<<rotate_c nt;等效：dout,temp=din(WIDTH-1)- rotate_cnt ：0,din WIDTH-1:O,rotate_cntl' bO;5 计数器使用/泛，包括走肘分频、产生肘钟节拍 等按触发器的翻转是否同步分为：同步计教 器和异步计数器按计教方法分类：加法计教器、烦法计教 器、可逆计教器（加/减由计教器丿按计教彖量不同：8进制、10进制等等51 异步计数器qlv=ql; q2v=q2; q3v=q3;用T触发器构成：毎个时钟翻转一次，将低住触 发器

5、的输出端接到當伐触发器的对钟输入端进行 工作。例：异步8进制加出器 always(posedge elk) always(posedge ql) always(posedge q2) Q3输出53同步计数器与分频器 1 带复住的模6二进制计教器always (posedge elk or negedge rst_n) begin if (rst_n = 1 'bO) cnt_out v二 3'bO; else if (cnt_out = 3'bl01) / 05 cnt_out v二 3'bO; elsecnt_out v二 cnt_out + 1;end2.占

6、空比为50%的6分频器always (posedge elk or negedge rst_n) begin讦(rst_n 二二 rbO)ent v二 3'b0; else 讦(ent = 3'b 101) ent <= 3*b0; else ent <= ent + 1;endalways (posedge elk or negedge rst_n) begin if (rst_n 二二 1 fb0) clk_divide <= rbo； else if (ent > 2) clk_divide <= l*bl; else clk_divide

7、<= TbO;end3Gray计数薜以gray码作为编码方式，Gray码每次跳变, 只有一住改变由常规的计教器和gray码转换电路两部分 组成广泛用于路时钟域役计，用不同的肘钟釆 样计教值，不会产生毛刺二进制码到gray码的转换丫gray最當住和二进制码相同址舗圖需祐X*窗相应5曲住异如4住二进制码到gray的转换 grayO=binOAbinl grayl=binlAbin2 gray2=bin2Abin3gray3=bin3Gray码到二进制码的转换"最當佞相同二进制码的其余住是gra y码的相应伐与所甫壽住 异或如四伐gray转换为二进制 BinO=grayOA gray

8、lA gray2A gray3 Binl=graylA gray2A gray3 Bin2=gray2A gray3 Bin3=gray3源代码见gray_cntray_cnt_out4.06边沿检测色路检测信号的跳变沿，如上升沿、下阵沿或 双沿检测 /*泛用于 路肘钟域信号的检测，从低速肘 钟到壽速肘钟，如UART通信2013-3-27182013327www.cuF3上升沿检测电路2013-3-27212013-3-27#signal2013-3-27#玖沿检测电路2013-3-27222013-3-27#signal异或门2013-3-27232013-3-2724datan> c

9、lk>datan_d2.4Verilog 源代码见 edge_detect-vraising_edge_detected-0) raisin g_edge_detected falling_edge_detectedOfalli ng_edge_detecteddouble_edge_detected0 旷一_double_edge_detected二、有限状态机的役计FSM： finite state machine, 一种重要的 肘序电路，在数字糸统设计中有着非常重 要的地住和作用，使用它可以较彖易设计 出复杂的教字糸统，包含组合逆辑电路有异步和同步之分，尸泛使用的是同步有 限状态机

10、有 限状态机的两种基本类型：mealy型和 moor 型Mealy状态机结构图输入下一状态b状态P-Ab.输出组合逻辑r寄存器组合熄辑时钟输出下一状态和输岀都取决于当前状态和 当前输入Moor状态机的结构图下一状态组合豔寄存器输出时钟下一状态取决于当前状态和当前输入, 输出取决于当前状态Moor和mealy状态机的选用有些资料提到Moor状态机与mealy状态机 相比，由于其状态输出与输入无关，而只 与当前状态有关，所以它可以避免由输入 信号引起的毛刺，因此建议使用Moor状态 机卖际上只要对mealy状态机的输出逆辑加 上输出寄存器进行同步，血可以有效防止 毛刺产生，因此应根据卖际需要选择结

11、构状态机的设计的一般步骤逆辑抽象，得出状态转换图状态化简2013-3-27292013-3-27#如果衣状态转换图中出现这样两个状态，它们衣相同 的输入下转换到同一状态去，并得到一样的输岀，则称它们为等价状态，可合并成一个，可以由削脳完成状态分紀：又称状态偏码用Verilog HDL来描述有限状态机，使用always块语 句和case fifj字条件语句及赋值语句即可方便卖现2013-3-27#教材P168例12.1状态转移图2013-3-2731状态机的设计风格'鼻蔗程的重要依据是状态转移图，屍出状态图可以 使有限状态机的结构变得请晰编写代码有三种风格：一段式、两段式、三段式一段式将

12、状态转移寄存、状态译码和输出放在一个always 块丰二跟式有两个always块，一个完成状态转移寄'存.另一个 完成获态译码和输出三段式中两个always块，一个完成状态转移.另一个完成 状态译码和输出，还对状态输出进行了寿存，有可能使 用三个always,也有可能是两个本身己经对状态输出 进行了寄存丿一段式描述可续性差，更重要的是这种风格不能 彼综合工具很好的谅别，因而比较难彼优化仟耙组合逻辑和肘序逻辑 分开，有较好的可 读写，能被优化，但可能出现毛刺三段式在保翱二段式甫点的基础上，可以有效滤 除毛刺，提壽工作频率，只是贽源占用略妥，建 议使用三段式写法详见见例子程序mealyfs

13、m(3always).v; moorefsm(2always).v; on e_always_fsm-v状态机的编码四种编码方式BinaryGrayOne hotBinary编码>Binary二进制码，编码效率當，n佞可表示A2n种状态厂这种方式在译码过程中需要所有的二进住参与, 导致很大的组合逻辑色路，阵低模块工作频率, 请耗丸量的F PGA资源> JL迨合CPLD这种组合逻辑资源较多的器件见例子 m ealyfsm(3always).v moorefsm(2always).v2013-3-2735/VUJSJS 人 EM。9U0 雪。宙非傍臬？邂掘隆解$出'脅一Ajpqq呼酱羽乡血，译荐魏纟渤毕储母¥2密酱于*宙睾沙$磔母护#号爭党存褂零丘掣谛溝#，簞 确出臬？径型筹能轻一甲&冈轴筹能彩妙*钮人e9One - hot独热码任何肘候寄存器中有且仅有lbit为1,其他 n- 1个寄'存器均为0,这种编码方式比 binary多用D触发器，但译码需要的逻辑 较少有两种方式：index编码、非index编码 见例程 index_fsm.v 和 n ot_index_fsm.v用得比较少，最常见的是有输出指走的编 码，把状态的直接作为输出，可以提壽输 出的速度，用在壽速状态机中，有肘需要 增加状态见教材P171例12.3状态