Proteus ISIS的元件制作和层次原理图设计ppt课件

1、第8章 Proteus ISIS的元件制造和层次原理图设计8.1 原理图元件制造8.2 元件的编辑8.3 利用其他人制造的元件8.4 层次原理图设计8.5 模块元器件的设计8.6 网络表文件的生成8.6.1 网络的相关概念8.6.2 网络表的生成8.7 电气规那么检查8.8 元件报表 和大多数其他电子设计软件一样，Proteus 提供了元件制造和层次电路图设计功能，使读者可以满足一些特殊设计的需求，并可以在电路较为复杂时，实现由上而下或由下而上的层次原理图设计，以使图纸明晰，可读性强。8.1 原理图元件制造原理图元件制造 在绘制原理图的过程中，假设遇到原理图元件库中找不到的元器件，或是没有适宜

2、运用的元器件时，需求自行制造原理图元件。 绘制原理图元件的根本步骤如下： (1) 翻开Proteus 7 ISIS编辑环境，新建一个“New Design，系统将去除一切原有的设计数据，出现一张空的设计图纸。 (2) 用二维工具“2D GRAPHICS中的绘制“Device Body，如图8-1所示。图8-1 绘制的Device Body (3) 用中的绘制引脚(图8-2为引脚列表)，其中DEFAULT为普通引脚，INVERT为低电平有效引脚，POSCLK为上升沿有效的时钟输入引脚，NEGCLK为下降沿有效的时钟输入引脚，SHORT为较短引脚(见图8-3中的引脚5)，BUS为总线。图8-3中画

3、出了各类引脚。 另外，添加引脚形状下，光标为一个笔头，当光标移到引脚上方时，光标变成一只小手，可以按下鼠标左键对引脚进展挪动，或单击鼠标右键翻开其快捷菜单，如图8-4所示，对引脚进展一些修正操作，如迁延、编辑属性、删除、旋转、镜像等。图8-2 引脚称号列表图8-3 各类引脚的外形图8-4 选中引脚后用右键翻开的下拉菜单 图8-5 制造元件74LS373 (4) 根据需求修正引脚属性。例如，以74LS373为例，画出元件及引脚，如图8-5所示。各引脚阐明如下： 引脚1为 GND，PIN10； 引脚2为 D0.7； 引脚3为 OE，PIN1； 引脚4为 LE，PIN11； 引脚5为 VCC，PIN

4、20； 引脚6为 Q0.7。图8-5 制造元件74LS373 先右击、后左击引脚1，在出现的对话框中输入如图8-6所示的数据；对引脚5的操作也是类似的。GND和VCC 需求隐藏，故“Draw body不选。图8-6 引脚1属性对话框 最终得到如图8-12所示的元件。(5) 添加中心点。选择中的绘制中心点，选择 “ORIGIN，中心点的位置可恣意放，如图8-13所示。 图8-13 添加中心点图8-12 制造出的元件74LS373 (6) 封状入库。先用右键选择整个元件，如图8-14所示。然后，选择菜单【Library】【Make Device】，出现如图8-15所示对话框，并按照图中内容输入相应

5、部分。图8-14 用右键选择整个元件 图8-15 Make Device对话框单击图8-15中的“Next选项，出现选择PCB封装的对话框，如图8-16所示。直接单击图8-16中的“Next选项，出现设置元件参数的对话框，如图8-17所示。此处需求添加两个属性ITFMOD=TTLLS和MODFILE=74XX373.MDF，因此单击“New，出现如图8-18所示选择框，选择“ITFMOD，并按照图8-19所示将其缺省值设为TTLLS。图8-16 选择PCB封装对话框 图8-17 设置元件参数的对话框 图8-18 参数选择框 图8-19 ITFMOD参数设置对话框再单击图8-19中的选项“New

6、，选择“MODFILE参数，并按照图8-20将其缺省值设为“74XX373.MDF。接着单击“Next，出现如图8-21所示对话框，可以不加以设置。 图8-20 ITFMOD参数设置 图8-21 Device Data Sheet & Help File对话框继续单击“Next，选择元件存放位置，默许是放在“USERDVC中的左边是选择类别，最好本人新建一个，如“MYLIB，如图8-22所示。图8-22 选择元件存放位置对话框这样，一个元件就制造好了，可以选择菜单【Library】【Make Manager】翻开库管理器来管理本人的元件，如图8-23所示。图8-23 元件库管理器8.2

7、 元件的编辑元件的编辑 在用Proteus设计原理图的过程中，当需求的元件在库中不能直接找到时，除了可以利用上一节的内容本人制造原理图元件外，也可以利用现有元件，在现有元件的根底上进展修正，使其符合我们的需求。 这一节仍旧以74LS373为例，利用库中自带的元件，如图8-24所示，将其修正成如图8-25所示的“.bus接口的元件。 图8-24 库中自带的74LS373 图8-25 修正成.bus的74LS373 (1) 在Proteus 7 ISIS原理图编辑环境下，添加元件74LS373，如图8-24所示。 (2) 选中74LS373，再单击工具栏中的，出现如图8-26所示画面，于是此元件处

8、于可修正形状下。 (3) 对元件的各部分进展修正。先把 Q0至Q7 、D0至D7的管脚删掉，添加 上BUS方式的引脚，详细方法见上节相关引见。 再选中芯片的外形，修正其大小，然后将其他引脚进展相应的挪动后，效果如图8-27所示。图8-26 元件处于可修正形状下 图8-27 元件修正后效果 (4) 重新“Make Device。拖选整个元件，选择菜单【Library】【Make Device】，出现如图8-28所示对话框。 在图8-28所示对话框中将“74LS373改为“74LS373.bus，其他不变，然后单击“Next选项，出现如图8-29所示选择封装对话框。图8-28 Make Devic

9、e对话框 图8-29 选择封装对话框图8-30 MODFILE属性修正对话框图8-31 选择对应Data Sheet的对 话框 图8-31所示对话框为选择对应Data Sheet的对话框，可以不用修正。接着仍旧单击“Next，出现如图8-32所示对话框。这个最好进展修正，第一个“Device Category参数可改为“74LS BUS。详细方法是先单击“New，然后输入“74LS BUS即可。第二个参数不变。修正后如图8-33所示。 图8-32 修正元件所属类别对话框 图8-33 元件所属类别改为“74LS BUS到此，一个元件就修正好了，可以选择菜单【Library】【Make Manag

10、er】开元件库管理器来管理本人的元件，如图8-34所示。图8-34 元件库管理器也可以装载图8-35 拾取元件窗口本人修正的元件，如图8-35所示。图8-35 拾取元件窗口8.3 利用其他人制造的元件利用其他人制造的元件 有时我们会从网上或他人那里得到一些仿真模型，提供者普通会给出三样东西：模型文件(普通为“.dll文件)、例子和库文件。我们需求做的任务是先把“.dll文件拷贝到Proteus安装目录下的MODELS文件夹里，这样附带的例子就可运转了。假设还附带有库文件的话，就可以把“.lib文件拷贝到Proteus安装目录下的LIBRARY文件夹里，以丰富本人的库。这时，可以从Proteus

11、的库管理器中看到该库文件。假设没有附带库文件，就需求自行把仿真文件中的一些元件添加到本人的库里面，这样就可以在今后的设计中利用其他人制造的一些元件了，添加的详细方法如下。(1) 首先把“.dll文件拷贝到Proteus安装目录下的MODELS文件夹里。(2) 运转“.DSN。这里随意运转一个例子PIC12ADC.DSN，如图8-36所示。图8-36 例子PIC12ADC.DSN(3) 运转【Library】【Compile to library】菜单项，出现如图8-37所示对话框，单击“OK按钮，这样原理图中一切元件将被添加到库USERDVC.LIB中。图8-37 将元件添参与库的对话框(4)

12、 我们可以到库管理器中把不需求的元件删除。运转菜单【Library】【Library Manager】项，出现如图8-38所示的库管理器对话框。图8-38 元件库管理器8.4 层次原理图设计层次原理图设计 和支持通常的多图纸设计过程一样，ISIS支持层次设计。对于一个较大、较复杂的电路图，不能够一次完成，也不能够将这个电路图画在一张图纸上，更不能够由一个人单独来完成。利用层次电路图可以大大提高设计速度，也就是将这种复杂的电路图根据功能划分为几个模块，由不同的人员来分别完成各个模块，做到多层次并行设计。 本节将经过一个详细的例子(如图8-39所示)来引见层次电路图的根本概念和绘制层次原理图的步骤

13、与技巧。MASTER#RSFFRSQQ123U2:A74LS00456U2:B74LS00SLAVE#RSFFRSQQ121312U3:A74LS103456U3:B74LS10JKQQ1110U1:E74LS04CLK图8-39是一个层次电路，其中MASTER和SLAVE为子电路，子电路的详细电路图如图8-40所示。v图8-39 层次电路设计例图层次电路设计的详细步骤如下。 1. 创建子电路 下面首先运用子电路工具建立层次图。 (1) 单击工具栏中的子电路工具，并在编辑窗口拖动，拖出子电路模块，如图8-41所示。从对象选择器中选择适宜的输入、输出端口，放置在子电路图的左侧和右侧。端口用来衔接

14、子图和主图。普通输入端口放在电路图模块的左侧，而输出端口放在右侧，如图8-42所示。 图8-41 子电路图模块 图8-42 添加子电路图端口 (2) 直接运用端口编辑对话框编辑端口称号，也可运用菜单命令【Tools】【Property Assignment Tool】编辑端口及子图框的称号。端口的称号必需与子电路的逻辑终端称号一致。 例如，将光标放在端口上单击右键，在弹出的快捷菜单中选择“Edit Properties，然后输入端口称号即可，如图8-43所示。本电路输入端口分别是、，输出端口是Q、。图8-43 编辑端口称号的下拉菜单及参数输入窗口 同样，光标放在“SUB?上，点右键，选择“Ed

15、it Label，输入子电路称号，如图8-44所示。或者选中整个子电路模块，点右键，选择“Edit Properties，如图8-45及图8-46所示，子图框的“Name输入“MASTER(实体称号)，“Circuit设置为“#RSFF(电路称号)。多个子电路可以具有同样的“Circuit(电路称号)，如“#RSFF，但是在同一个图页，每个子电路必需有独一的子图框称号Name，如“MASTER和“SLAVE。 图8-44 子电路图称号编辑窗口 图8-45 子电路模块对 这时，子电路图模块如图8-47所示。注：需求输入时，只需输入“$R即可。 图8-46 子电路图框的编辑对话框 图8-47 子电

16、路图模块 图8-46 子电路图框的编辑对话框 图8-47 子电路图模块 (3) 将光标放置在子图上，点右键，并选择菜单命令“Goto Child Sheet(默许组合键为“Ctrl+C)，这时ISIS加载一空白的子图页，如图8-48所示。图8-48 加载空白的子图页 (4) 编辑子电路。首先，在Proteus ISIS编辑环境中，输入图8-40的原理图。然后，单击工具箱中的按钮，那么相应的在操作界面的对象选择器列出所包含的工程，如图8-49所示。可根据需求选择相应对象。 需求电源时，选中对象编辑器中的“POWER，那么在预览窗口中出现电源信号的图标，在原理图中单击，可在原理图中添加电源符号，选

17、中电源信号符号，拖到适宜的位置，并将接地信号衔接到电路。也可选中电源符号单击，进入电源编辑对话框，在“String栏中分别输入+15V、-15V，然后单击“OK按钮，完成电源的放置。 输入/输出终端是必需放置的。选中对象编辑器中的“INPUT/OUTPUT，那么在预览窗口出现输入/输出端口的图标，在原理图中单击，那么可在原理图中添加输入/输出端口，选中输入/输出端口符号，拖到适宜的位置，并将输入/输出端口衔接到电路。单击输入/输出端口符号，进入编辑对话框，在“String栏中分别输入输入/输出端口称号，然后单击“OK按钮，完成端口的放置，如图8-40所示。 留意：这里的端口称号必需与子电路框图

18、中一致。 (5) 子电路编辑完后，选择菜单命令【Design】【Goto Sheet】，这时出现如图8-50所示对话框，选择“Root sheet1，然后单击“OK按钮，即使ISIS回到主设计图页。 需求前往主设计页也可以在子图页空白处单击右键，选择“Exit to Parent Sheet选项。 图8-49 对象选择器中内容 图8-50 “Goto Sheet对话框(6) 单击子电路图框，进入子电路编辑对话框，可对子电路属性进展编辑。如图8-46所示，可在“Properties中输入以下内容：U26=74LS00 以此定义子电路图中所运用元件为74LS00。 (7) 单击“OK，完成该对子电

19、路的编辑，同时实现了电路的层次化。 层次电路图8-39中另一子电路是SLAVE，其编辑方法同MASTER。 实践上，这里两个子电路是一样的，其电路称号(Circuit)仍旧是“#RSFF，子图框称号(Name)为“SLAVE，所以可以采用复制的方法得到子电路SLAVE。详细操作是：先选中 MASTER子模块，然后选择Block Copy工具进展块复制，如图8-51所示，之后点右键退出，对复制的子电路模块进展属性修正，其电路称号Circuit坚持为“#RSFF不变，子图框称号Name改为“SLAVE即可。图8-51 块的复制 假设新建子电路模块(照实体名为“NEW，电路名为“XX)只需部分和前一

20、子电路(如MASTER)内容一样时，可以采用以下方法进展创建。 (1) 单击工具箱中“Sub-circuit按钮，并在编辑窗口拖动，拖出子电路模块。 (2) 从对象选择器中选择适宜的输入/输出端口，放置在子电路模块的左右两侧。 (3) 选中端口，直接编辑或运用“Property Assignment Tool对话框编辑端口称号。 (4) 选中子图模块编辑子图模块，并设置实体名(Name)为“NEW，电路称号(Circuit)为“XX。 (5) 将光标放在子图，点右键，选择“Goto Child Sheet菜单项，ISIS将加载一个新的空白子图页。 (6) 在空白页中编辑电路，详细方法如下： 在

21、子图中单击右键，选择“Exit to Parent Sheet菜单项，ISIS回到主设计图页； 将光标放在子图模块“MASTER上，点右键，选择“Goto Child Sheet，进入“MASTER子图； 拖动鼠标，选取需求进展复制的电路部分，单击工具栏中复制按钮，将图复制到剪切板； 在子图中单击右键，选择“Exit to Parent Sheet菜单项，回到主设计页； 将光标放在子图模块“NEW上，点右键，选取“Goto Child Sheet，翻开“NEW子图； 单击工具栏中粘贴按钮，那么可将剪切板上的图粘贴至子图“NEW中，粘贴后的子电路中元器件的标识需求重新进展排布，否那么和“MAST

22、ER中的元件标识发生反复，详细方法如下： 选择【Tools】【Global Annotator】菜单项，如图8-52所示，翻开全局标注器对话框，如图8-53所示。其中，“Scope“为标注范围，系统提供了两种标注范围，即“Whole Design(整个设计)和“Current Sheet(当前电路)；“Mode为标注方式，系统提供了两种方式，即“Total(综合式)和“Incremental(增量式)。这里可以选择“Whole Design和“Total，然后单击“OK，系统自动完成标注子电路。 接着完成“New中除复制部分以外的电路； 编辑完“New中全部电路之后，在“NEW子图中单击右键，

23、选择“Exit to Parent Sheet，回到主设计页； (7) 单击子电路模块，进入子电路编辑对话框，可在“Properties中添加子电路属性，然后单击“OK按钮，完成对此子电路的编辑任务。 2. 将创建好的子电路放到主电路中适宜的位置 按照图8-39衔接电路，完成层次电路的设计 图8-52 选择ToolsGlobal Annotator 图8-53 全局标注器对话框8.5 模块元器件的设计模块元器件的设计在电路原理图的设计过程中，为简化电路的设计，加强电路的层次性，经常用到模块元器件。模块元器件是一个特殊的元件，可以定义为经过电路图表示的模块，可以恣意设定层次，由相对较复杂的电路组

24、成。下面我们也经过一个实例来引见其创建的方法，详细步骤如下。 (1) 新建ISIS设计文档。 (2) 单击工具栏中的“2D graphics box按钮，那么在对象选择器中列出各种不同种类标注，选择“COMPONENT选项，并在编辑窗口拖动，画出元器件外形。 (3) 单击“Device pin按钮，在此方式下，对象选择器出现各种引脚。选择“DEFAULT项，并在编辑窗口单击，将引脚放置到电路图中适当的位置，如图8-54所示。 (4) 光标放在引脚上单击右键，选中“Edit Properties(“Ctrl+E)，翻开引脚属性对话框，如图8-55所示，其包括以下可设置内容： 图8-54 新建元器

25、件模型 图8-55 引脚属性对话框Pin Name 引脚称号。Default Pin Number 默许引脚编号。Draw body 能否显示引脚。Draw name 能否显示引脚称号。Rotate Pin Name 能否旋转引脚称号。Draw number 能否显示引脚编号。Rotate Pin Number 能否旋转引脚编号。Electrical Type 引脚电气类型。 这里，系统提供了8种引脚类型，分别为PS- Passive(无源器件引脚)、IP-Input(模拟或数字元器件的输入引脚)、OP-Output(模拟或数字元器件的输出引脚)、IO-Bidirection(微处置器或RAM

26、数据线引脚)、TS-Tristate(ROM的输出引脚)、PU-Pull Up(发射极/源极的开路输出)、PD-Pull Down(集电极/漏极的开路输出)和PP-Power Pin(电源/地引脚)。本电路中三个引脚可设置为如表8-1所示的类型。设置完成后，单击“OK按钮，完成引脚设置。 (5) 光标放在图块上，单击右键，选中“Edit Properties(“Ctrl+E)翻开属性对话框，如图8-56所示，在此可设置图块的线性、填充色等，也可采用默许设置，直接选择“Cancel即可。图8-56 图块属性编辑对话框 (6) 单击工具箱中的“2D graphics text按钮，那么在对象选择器

27、中列出各种不同标注，选择“COMPONENT选项，并在图块中单击，进入“Edit 2D Graphics Text对话框，如图8-57所示。在“String中输入“VCO，并根据要求设置字体格式和位置等，然后单击“OK确认退出。 (7) 单击工具箱中的“2D graphics text按钮，选择“PIN选项，同上，编辑引脚文本，得到的模块如图8-58所示。图8-57 Edit 2D Graphics Text对话框图8-58 编辑后的模块 (8) 拖动鼠标选中模块，翻开【Library 】【Make Device】菜单项，出现“Make Device对话框，如图8-59所示。在“Device

28、Name中输入“VCO，在“Reference Prefix中输入“U，在“External Module中输入“VCO，然后单击“Next。 图8-59 Make Device对话框 (9) 不断单击“Next，直至进入如图8-60所示的对话框。 (10) 单击第一个“New按钮，翻开一个新建目录对话框，如图8-61所示，输入“USE，作为新建目录的称号，然后单击“OK完成。这时，在拾取元件窗口内(“Device Category列表框中)即出现“USE。 图8-60 Make Device对话框 图8-61 新建目录对话框 至此完成该模块元器件的创建， 但此模块元器件的内容还是空的，下面继

29、续引见怎样建立它的层次构造。 (1) 单击工具箱中的“Component按钮。 (2) 选择【Library 】【Pick Device/Symbol】菜单项，翻开拾取元件对话框，或者直接单击对象选择器上方的“P按钮。 (3) 在关键字区域输入“VCO，那么会列出相应元件。选择“VCO，单击“OK按钮，即可将“VCO添加到设计文档。 (4) 在对象选择器中选择“VCO，并在编辑区单击鼠标，那么可把“VCO元件放置于设计文档。 (5) 光标放在元件上，单击右键，从弹出的快捷菜单中选择“Edit Properties，进入元器件编辑对话框，如图8-62所示。在“Component Referenc

30、e文本框中输入“VCO1，“Component Value文本框中输入“VCO，并选中“Attach hierarchy module复选框，确保元器件参考号和元器件值适宜电路实体名和电路名。 (6) 设置完成后，单击“OK按钮，终了编辑。 (7) 将光标放在模块元件上，单击右键，选择“Goto Child Sheet，ISIS将会加载一个空白页。图8-62 元件编辑对话框 (8) 在此空白页中编辑如图8-63所示电路，电路元器件列表见表8-2所示，添加电路的根本步骤如下。VS1VALUE=/G12.0*3.141592+-C11FAVS1VALUE=2.5*(1+SIN(V(A,B)*)R1

31、1C210pFAD1ADCVTL=2VHL=3VTH=4VHH=3D1DIODED2DIODEOP图8-63 模块元件内部电路 首先放置输入/输出端。单击工具箱中的“Inter-sheet Terminal按钮，在对象选择器中列出所包含工程，分别选中“INPUT和“OUTPUT，那么在预览窗口出现输入/输出端口的图标，在原理图中单击，即可在图中添加两个输入端口和一个输出端口，拖动并放置到适宜的位置。选中输入/输出端口符号单击，进入端口属性编辑对话框，分别将输入端口定义为“+和“-，输出端口定义为“OP，单击“OK，完成对端口的编辑。 按照图8-63和表8-2添加元器件，并连线。 对电路进展编辑

32、。n光标放在“AD1上，单击鼠标右键，从弹出的快捷菜单中选择“Edit Properties(“Ctrl+E)，进入元器件编辑对话框，如图8-64所示。图8-64 AD1元件属性编辑对话框 在“Other Properties文本框中输入以下信息： VTL=2 VHL=3 VTH=4 VHH=3 光标放在“AVS1上，单击鼠标右键，从弹出的快捷菜单中选择“Edit Properties(Ctrl+E)，进入元器件编辑对话框，在“Other Properties文本框中输入“VALUE=2.5*(1+SIN(V(A,B)*)。 光标放在“VS1上，单击鼠标右键，从弹出的快捷菜单中选择“Edit

33、Properties(Ctrl+E)，进入元器件编辑对话框，在“Other Properties文本框中输入“VALUE=/。 在编辑页的空白处点右键，选择“Exit to Parent Sheet，回到主设计页。 选中模块元器件，进入元器件属性编辑对话框，如图8-65所示。在“All Properties中输入以下信息： FMIN=750 GAIN=50 定义子电路中频率和增益的取值。 单击“OK，完成对子电路的编辑。 当需求运用此子电路时，将其放在适宜的位置进展连线和编辑即可。图8-65 模块元器件属性编辑对话框8.6 网络表文件的生成网络表文件的生成 无论是简单的原理图还是层次原理图都包

34、括两类信息，即图形和电气连线。生成网络表的过程就是提取电气数据并用一种其他CAD程序可以运用的格式表示这些数据。但是，大多数供应商都是自成系统，所以网络表文件并没有一致的规范。在这种情况下，Proteus运用本人的文件格式，称为“SDF(Schematic Description Formation)，它设计紧凑，可读性好，非常容易处置，同时也是一种开放的文件格式。8.6.1 网络的相关概念网络的相关概念 所谓一个网络(net)就是彼此衔接在一同的一组引脚。ISIS中的引脚由它所在元件的衔接关系来定义，包括电气接口类型、引脚名或引脚号。网络可以被命名，网络表编译器的一个作用就是合并一切同名的网

35、络，各组引脚的衔接关系不一定需求用连线来表示，假设一个元件或几个元件的几个引脚同名，这些引脚会被以为在内部是互连的，这对于防止在一页上有过多交叉连线是非常有用的，同时这也为多页设计当中确定衔接关系提供了方便。 以下两种命名方式会被以为是一个网络：同一个线标号衔接到一个网络和同一个逻辑终端衔接到一个网络。假设以上情况运用了不同的名字，网络将呈现一切的名字，而且合并任何一个与这些名字一样的其他网络。最终的SDF文件将选择其中一个作为网络名。网络名按优先级递减顺序陈列为 电源线和隐藏电源引脚 Power Rails & Hidden Power Pins； 双向终端 Bi-Direction

36、al Terminals； 输出终端 Output Terminals； 输入终端 Input Terminals； 普通终端 Generic Terminals； 总线单元和线标号 Bus Entries & Wire Labels。 作为特殊情况，未命名的电源终端被以为是VCC，未命名的地终端被以为是GND。 网络名可以包含文字和数字符号、减号()、下划线(_)，还可以用空格、感慨号(!)和星号(*)，其中感慨号(!)和星号(*)具有特殊意义(后面将要提到)。另外，网络名对英文字母的大小写是有区别的。 元件库中的许多芯片都有隐藏的电源引脚。网络表生成器遇到这种情况将创建一个新的网络

37、，并把隐藏引脚的名字分配给它。例如，一个7400将生成两个网络，14引脚VCC和7引脚GND。由于一切同名网络都会被合并，所以一切同名引脚会被连到一同。在一些设计中，特别当CMOS和TTL逻辑混合时，用户需求将两组隐藏的电源引脚衔接在一同，比如VCC和VDD、GND和VSS。这可以经过放置两个Generic Terminal，然后连线它们，如图8-66所示，并用合并的网络名标识它们。例如PSU(Power Supply Unit)电路的输出端，经常要衔接好几个终端。 图8-66 两组隐藏的电源引脚衔接在一同的方法VI1VO3GND2U17805GNDVSSVCCVDD 有些时候需求让隐藏的电源

38、引脚连到不同的网络，这可以经过给带有隐藏电源引脚的元件添加用户名属性来实现。例如7404，当设置属性VCCVCC1，将强迫引脚14衔接到VCC1。留意，在多元素元件(复合元件)中，比如7404，必需为一切的子元件添加这个属性。操作的详细方法是，将光标放在元件上单击右键，选择“Edit Properties(如图8-67所示)，翻开图8-68中的“Edit Component对话框，经过单击“Edit Component对话框上的“Hidden Pin按钮可以看到和编辑分配到元件的隐藏引脚的名字，如图8-68上面的小窗口所示。 在层次电路的设计中，假设需求在一个子页上做一个直连到另一页(Root

39、或者Child)的衔接，全局网络是非常有用的。图8-67 右键属性窗口 图8-68 Edit Component对话框 通常，用VSM调试一个设计时会有这种要求。ISIS网络中的感慨号(！)作为全局网络的一个标识。例如，标有“！CLK的终端将被以为衔接到其他一切标有“！CLK的终端上，也衔接到根页面(主设计图)上仅标有CLK的终端上。但对电源网络，却不需求这样做，除非没有在【Design】【Edit Design Properties】对话框上取消“Global Power Nets？选项。另外，未命名的电源和地实践上被以为是“！VCC和“！GND，所以也是全局的。 衔接复合元件的内部子件(I

40、nter-Element Connections for Multi-Element Parts)用来处置VSM模块创建时的不确定性。例如一个双路OP放大器1458(如图8-69所示)，很明显，这个模块是由两个子件组成的复合元件，它们共用电源衔接。假设1458只在OPAMP A上画有电源引脚，怎样确定OPAMP B的电源衔接呢? 可以经过在A子件上加一个网络名为“*V+的终端，来确定衔接到同一个母元件的一切子件的对应网络上，也就是说，实现方法是经过把星号(*)作为前导符号。 ISIS支持总线引脚和总线引脚之间的连线。通常情况下，直接划线操作即可，但在较复杂的情况下就必需留意ISIS的处置方法。

41、在网络表编辑器中，一切的总线单元(引脚、终端和模块端口)都被分配一个总线范围。这要按照一定基准和宽度来执行，例如，总线 D0.7的基准为0，宽度为8。ISIS总线衔接的根本原理是总线上一切单元(除了结点处由总线标号)都按照基准对齐来衔接。例如，两个总线引脚 D0.3和Q4.7衔接，假设没有特定的标号，那么D0连到Q4，D3连到Q7，以此类推。即使被衔接的总线引脚是同一总线的不同段，基准原那么依然适用。不过为了使原理图明晰易读，用户普通都用总线标号进展标注，如图8-70所示。 1 2 3 4 5 6 7 8 - - + + A B 图8-69 双路OP放大器1458图8-70 总线引脚和总线引脚

42、之间的衔接 基准对齐原那么独一的例外情况是，在一个总线结点处聚集了几个总线段。这种情况下，总线段(Bus Section)以Like bit原那么来组合。如图8-71所示的例子显示了一些总线引脚如何用总线标号来表示交叉衔接的。X0.7X0.3X4.7D0.3D4.7Q0.3Q4.7BB1BUSBOX4D0.7Q0.7BB2BUSBOX8 图8-71 总线引脚的交叉衔接 在这个例子中，Q0连到D4，Q1连到D5，Q4连到D0，Q5连到D1，以此类推。需求强调的是，总线标号选择与总线引脚名是完全没有关联的。再次强调，基准对齐原那么除了总线标号处以外，适用一切的情况。所以Q0.3和X4.7之间的衔接

43、关系是Q0连到X4，Q1连到X5，等等。 总线衔接也可以像普通连线一样，不运用实践连线而经过运用总线标号和总线终端来实现，如图8-72所示。 假设省略了总线终端或标号范围，那么运用所衔接的总线段的范围。总线范围按如下规那么确定。D0.3D4.7Q0.3Q4.7BB1BUSBOX4D0.3D4.7Q0.3Q4.7BB2BUSBOX4X0.3X4.7X0.3X4.7图8-72 运用总线标号和总线终端衔接总线 假设在总线段中有总线标号，这些标号将以Like bit原那么组合。比如，某个结点上有X0.3和X4.7，将在该点上创建X0.7总线，假设有X4.7和X8.11，那么创建X4.11。 假设总线段

44、上没有总线标号，那么以为基准是0(由于引脚总是按基准对齐的)，宽度是最宽的引脚。思索如图8-73所示的省略了总线标号范围的衔接 D0.3D4.7Q0.3Q4.7BB1BUSBOX4D0.3D4.7Q0.3Q4.7BB2BUSBOX4XXXX图8-73 省略了总线标号范围的衔接 由于终端X的范围总是X0.3，所以图8-73实践上是将4条总线引脚连在一个4位总线上，而不是在Q与D之间创建8位总线。 留意：没有衔接到总线引脚或者不带有总线范围标号或终端的总线段在ISIS中是不允许的，由于ISIS不能确定其内部衔接的独立位的名字和编号。应该如图8-74所示这样运用。 有些情况下，需求把一个大的总线拆分

45、成几个小总线，如图8-75所示，这里BUSBOX8的8位输出Q0.7被分成2个4位总线连到4_bit_wotsit子电路模块。在X4.7到D0.3的衔接运用了基准对齐原那么，可得到正确结果。标号X0.7在这个例子中实践上是多余的，但不会影响正确性。 X0.7Y0.7图8-74 正确的运用方法 X0.3X4.7X0.7D0.7Q0.7BB1BUSBOX8D0.3M14_bit_wotsitD0.3M24_bit_wotsit 图8-75 总线的拆分 综上所述，牢记以下两点：一是基准对齐原那么，除非是总线标号在一个总线结点处被合并；二是仅在简单设计中运用没有范围的总线终端标号，没有标号的总线终端或模块端口将采用0基准。 8.6.2 网络表的生成网络表的生成 选择【选择【Tools】【Netlist Complier】菜】菜单项可以弹出一个对话框，如图单项可以弹出一个对话框，如图8-76所示。所示。在该对话框中可设置要生成的网络表的输出在该对话框中可设置要生成的网络表的输出方式、方式、范围、深度及格式。大多数情方式、方式、范围、深度及格式。大多数情况，缺省设置就可以了。单击况，缺省设置就可以了。