集成电路工艺流程

1、集成电路中双极性和CMOS工艺流程扌商要：本文首先介绍了集成电路的发展，对集成电路制作过程中的主要操作进行了简要 讲述。双极性电路和mos电路时集成电路发展的基础，双极型集成电路器件具有速度髙、驱 动能力强、模拟精度髙的特点，但是随着集成电路发展到系统级的集成，英规模越来越大，却 要求电路的功耗减少，而双极型器件在功耗和集成度方而无法满足这些方而的要求。CMO S电路具有功耗低、集成度髙和抗干扰能力强的特点。文章主要介绍了双极性电路和CMOS 电路的主要工艺流程，最后对集成电路发展过程中出现的新技术新工艺以及一些阻碍集成电 路发展的因素做了阐述。关键词：集成电路，双极性工艺，CMOS工艺A B

2、 S TRACT T h is pa p e r first i n t r oducc s the d eve 1 opme nt o f i n tegrated c ircu i ts, mai n ly o perati ng i n the p roce ssof p roductio n f or i nt e g r a ted c i r c uits were b r i ef 1 y r eviewed Bipola rand MOS c i rcu it Sasthe basis f or the dev e 1 o pment o finte g rated ci rc

3、u i t. Bipol a r int egr ated ci r c uits w i th high s peed, drivi ng abi I i t y, simulate d the c haracter i Stic s of hig h p r ec i sion, b ut with th e de v e I opmcnt o f i n t e g rate d c i r c u it t o the system level inte g rat i o n,i t sseal e i s mo r e and ni o r ebig.So,reduc i ng t

4、h e power consumption o f thec ircuit i sin need, but b ipolardevicesin p owerc o ns u mpti o nand integr a t i o n can't me e t th e s erequi r eme n ts.C MOS c i rcuit with 1 owp owe r cons u mpti o n, hig hi n tegrat i o nan dt hechara c t eristic s o f st r o n g an t i-in t er f erence abil

5、ity Th i s p aper mai n ly introd u c e s t h e bipo 1 ar c i rcuit an d CMOS c ircuit the main t e c h n o 1 ogical pr o ce s s.fin aI 1 y , t he integr a ted c i rc u it ap p e a r cdin thep roc e s sof dev e1 opmento f new tec h no 1 og y and n e w techn o log yas wel1 as som e fac to rsh i nd e

6、r ing th e d e ve 1 opm e nt o f t h e i ntegrat e d c i r c uit are done i n t h i s p a per.KEY WORDS in t egr a ted cir c u i t, Bi p olar pro c e s s, CM O S process1 /l 1 / I引言集成电路（IC）是把多个器件（如晶体管、电阻、电容等）及其间的连线同时制作在一个 芯片上，形成的一块独立的、具有一泄功能的整体电路。从I 947年12月美国贝尔实验 室的巴丁和布拉顿制作出第一只点接触的半导体晶体管至今只有40多年的历 史

7、，但其发展速度十分迅速，现在已经应用于我们生活的方方面面，国家的建设 和国防更是离不,开集成电路。集成电路的出现使电子设备向着微型化、高速度、 低功耗和智能化发展，加快了人类进入信息时代的步伐。双极型集成电路器件具 有速度高、驱动能力强、模拟精度高的特点,在集成电路发展初期得到了广泛应 用，双极性工艺是集成电路制作的基础,因此掌握基本的双极性工艺流程的制作过 程是掌握集成电路工艺过程的基础。但是随着集成电路发展到系统级的集成，其 规模越来越大，却要求电路的功耗减少，而双极型器件在功耗和集成度方面无法 满足这些方面的要求。CMOS电路具有功耗低、集成度高和抗干扰能力强的特 点。因此CMOS在现在

8、的集成电路中被广泛应用，掌握基本的CMOS的工艺 流程也是集成电路学习设计与制作过程中所必须的。下面首先对集成电路制作过 程作简要讲述，然后对双极性工艺和CMOS工艺进行主要讲解。最后对集成电 路发展过程中出现的新技术以及阻碍集成电路发展的一些因素做了概述。一、集成电路简介Inte 1公司的创始人摩尔在1956年预测了集成电路发展趋势，指出集成度随 时间指数增长的规律。197 5年乂进一步预测了未来的发展,指出集成度每18个 月翻一番的增长规律。集成电路迅速发展的原因主要是：1、特征尺寸不断缩小， 大约每三年缩小迈倍。2、芯片面积不断增大，大约每三年增大1. 5倍。3、 器件和电路结构不断改进

9、。集成电路器件制作过程中的主要操作有三种（1 ）、形成某种材料的薄膜:在集 成电路的制作过程中要形成二氧化硅膜、多晶硅膜、氮化硅膜、一些金属的硅化 物膜以及作为连线的金属膜，等等。形成这些薄膜的方法主要是化学汽相沉积 （Chemical V apor Depos i tion,简称 C V D ）或物理汽相沉积（Ph y si c al Vapor Depos i t ion,简称PVD）o CVD:气态反应原料在固态基体表面反应并淀积成薄膜。PVD：真空条件下，用蒸发、溅射、离子轰击等方法产生原子或 原子团，并最终使材料淀积在基片上。（2）、在各种薄膜材料上形成需要的图形：图 形的加工是通过

10、光刻和刻蚀来完成的。光刻和刻蚀的作用就是把设讣好的集成电 路版图上的图形复制到硅片上。U前的光刻主要是光学光刻，是把掩膜板上的图 形转移到硅片上。具体包括甩胶（正胶和负胶）、曝光、显影、刻蚀、去胶五个 步骤。具体的操作过程如下：<d)SB1 / 1 掩膜版（f去胶匚二戲.4 二二咚光图（1）光学光刻示意图甩胶一在硅片上均匀涂敷一层光刻胶 曝光一把涂胶的硅片放在掩膜板下，经过光照（一般为紫外光），使掩膜板上亮 的区域对应的光刻胶被曝光，而掩膜板上暗的区域对应的光刻胶不能被曝光。显影一通过物理或化学方法把没曝光的胶（针对负胶）去掉。显影后掩膜板上的 图形就转移到光刻胶上。刻蚀一把没有光刻胶保

11、护的那部分S i 02去掉。刻蚀后掩膜板上的图形就转移 到了 SiO2膜上，以前采用化学溶液进行刻蚀，称为湿法刻蚀。但因湿法刻蚀不 能精确控制刻蚀速率，难以实现精细图形。U前集成电路加工都采用干法刻蚀，如 反应离子（Reacti o n Ion E tc h ing,简称 RIE ）刻蚀。去胶一最后去除残留在硅片上的所有光刻胶，就得到了完成某种图形加工的硅 片。（3）通过掺杂改变材料的电阻率或类型：在集成电路的制作过程中可以通过扩 散和离子注入的方法来改变材料的电阻率，或改变局部的杂质类型。为了避免高 温过程对器件和电路性能的影响，U询集成电路主要采用离子注入的方法进行掺 杂。离子注入是在常温

12、下进行的，但离子注入后需要高温退火处理。进行高温退 火的作用：1、激活杂质2、进一步扩散3、损伤恢复。集成电路是将多个器件及其之间的连线制作在同一个基片上，使器件结构和 分立元件有所不同，即产生寄生的有源器件和无源器件。寄生效应对电路的性能 有一定的影响，因此各个元件之间的隔离是集成电路中必须考虑的问题。现阶段 比较常用的隔离方法主要有两种：pn结隔离和介质隔离。pn结隔离的原理是 利用pn结的单向导电性，把集成电路中的两个不同器件之间用pn结隔离开，只要 使P n结处于反偏状态，就可以实现两个器件之间的电学隔离。而介质隔离利用 的是氧化物的绝缘性，在不同的器件之间形成氧化物隔离环从而达到器件

13、之间电 隔离的LI的，比较常用隔离介质是二氧化硅。二、双极性工艺流程典型的p n结隔离工艺是实现集成电路制造的最原始工艺，迄今为止产生的 双极型集成电路制造工艺都是在此基础上为达到特定的U的增加适当的工序来 完成的。这里以p门结隔离的n p n晶体管的形成过程为例,介绍双极型集成电路 的制造工艺，下面为其具体过程。(I )衬底的选择：为了提高器件性能一般选择,<100>晶向的硅片，因为<100> 晶向的硅界面态密度低,缺陷少，迁移率高。为了使隔离结有较高的击穿电压同时 乂不使外延层在后续工艺中下推的距离太多，衬底的电阻率通常选择p=10G.cm。(2) 第一次光刻-一-

14、N+隐埋层扩散孔光刻：一般来讲，双极型集成电路各元器件 均从表面实现互联,所以为了减少集电极串联电阻效应，减小寄生P np晶体管的 影响，在制作元器件的衬底和外延层之间要制作n+隐埋层。隐埋层特点1、杂 质固帑度大,以使集电极串联电阻降低;2、高温时在硅中的扩散系数要小,以减少 外延时隐埋层杂质上推到外延层的距离。3、与硅的晶格匹配好,以减小应力。 隐埋层形成的具体步骤包括甩胶、掩膜对准、曝光、显影、刻蚀、去胶、离子注 入、去胶等，隐埋层制作完成之后的剖面图如下。N+图（2）隐埋层形成之后剖而图（3 ）生长外延层:n+隐埋层形成之后要生长一层p型层来作为n pn晶体管的集 电极，后面要形成的基

15、极与发射极也是通过在外延层上掺朵来获得的。外延层生 长时，要对其厚度及电阻率进行分析。下图为一个制作好了的npn晶体管示意 图，从中可以得出外延层的厚度至少要大于隐埋层上推距离、儿点结耗尽区宽度、 基区扩散结深以及后道工序生成氧化成所消耗的外延层厚度之和。为了击穿电压 高,外延层上推小，电阻率应取大；为了减小集电极串联电阻,饱和压降小，电阻率 应取小。实际制作过程中要根据具体电路折中进行考虑和设计。图外延层厚度分析图i t .1空苛耗的外延厚度=工基区扩散结利:亍集电结耗冬区宽度丄工隐埋层上推距离L后道工序生成氣化j1 / 1 （4）第二次光刻一-P隔离扩散孔光刻:为了实现器件之间的隔离外延后

16、对外延 层表面进行氧化，形成一定厚度的氧化层,然后光刻氧化层形成隔离扩散窗口，再 进行P+扩散和推进，隔离扩散深度应大于外延层厚度（一般为Tepi的125%）, U 的是使隔离P+扩散与衬底有一定宽度的接触,以实现较好的电隔离效果。图（4 ）隔离扩散空形成后剖而图 第三次光刻-一N型基区扩散孔光刻：此次光刻口的是形成npn晶体管的基极，进行基区光刻之后用扩散或离子注入的方法进行基区掺杂，山于基区的浓 度和结深对器件的特性有显著影响，因此基区掺杂一般山掺杂和再分布两步完 成，掺入的杂质一般为p或As等杂质。图基极形成之后剖而图（6）第四次光刻一-一N+发射区、集电极欧姆接触区光刻:刻蚀需要进行掺

17、杂的 发射区，发射区光刻的同时形成晶体管发射区和集电区的欧姆接触区。光刻之后 进行发射区和集电极欧姆接触区进行掺杂，这里的掺杂浓度一般较高，这是为了 使晶体管工作性能较好同时能够形成欧姆接触所必须的。图（6）发射区形成之后剖而图（7）第五次光刻-引线孔光刻:晶体管工作时要与外部元件或设备进行连接，因 此要把晶体管的各个电极用一定的方式引出，一般都釆用金属引线的方式，这里 就是通过光刻把各个电极要淀积金属引线的引线孔暴露出来。引线孔形成之后剖 面图如下。图（7）引线孔形成之后剖而图（8）淀积铝：如果釆用金属铝作为电极引线，则要进行铝的淀积，可以用“蒸发”或 “溅射”的方法在表面淀积一层金属铝。（

18、9）第六次光刻-反刻铝:这里的金属铝是作为电极引线,因此只需按照电路的 连接要求刻出相应的铝条形状,把表面多余的铝膜通过反刻除去。图（8）反刻铝之后剖面图至此一个n pn型晶体管就基本形成，为了防止空气中杂质离子及水蒸气等对器 件造成污染,待器件制作完成之后都要淀积一层如磷硅玻璃、氮化硅等作为保护 层。三、CMOS!艺流程III PMOS和NMOS组成的互补型电路称为CMOS, CMOS是CMOSFET（Com p lem e nt a ry Met a 1 Oxide S e m i conductor Field Effec t T r ansistor）的简称。PMOS需要n型衬底，NM

19、OS需要p型衬底，在CMOS电 路中要把PMOS和NMOS制作在一个衬底上,CM 0 S电路釆用做阱的方法解决 了这一问题。CMOS电路按结构可分为n阱CMOS、p阱CMOS以及双阱 CMOS三种类型,下面以n阱CMOS为例来讲解其工艺流程，其他类型CMOS 的工艺流程与此大体类似。（1）衬底的选择：这里和双极性工艺过程的考虑因素类似。但对于有外延层的 硅片，衬底电阻率很小，在低阻衬底上外延高阻外延层，一些先进的CMOS工艺 就采用外延硅片。（2）制作n阱:首先对原始硅片进行热氧化，形成阱区注入的掩蔽层。然后用n阱 掩膜板光刻出n阱注入区域，然后进行p/AS等掺杂，掺杂之后要进行高温退火, 一

20、方面使杂质激活，另一方面使杂质达到一定的深层分布。N-weU图（9） n阱形成之后剖而图（3）场区氧化：一个集成电路是由大量元器件及其之间的互连线构成的。在制 作器件的过程中必须解决器件之间的隔离问题。CMOS集成电路芯片主要是由 MOS晶体管及其之间的互连线构成BIOS晶体管的源区、漏区和沟道区称为其有 源区，有源区之外的区域称之为场区，金属互连线主要分布在场区。MOS晶体管 之间就是通过场区氧化层进行隔离的。先在硅片上生成一薄层S iO 2层作为缓冲 层来减少硅和氮化硅之间的应力。然后利用掩膜板进行光刻，光刻之后进行热氧 化，在场区形成SiO?隔离层。有源区上保留有S i 3N 4而不能被

21、氧化，因此称为局 部氧化（LOCOS）技术。在氧化过程中要消耗一定厚度的Si,如果需要生长1 的氧化层，需要消耗0.4 6pm厚的硅，则场区和有源区的台阶只有0.54pm,这就 是LOCOS减小氧化层台阶的原理，因此L OCOS也称为等平面原理。图（10）场氧之后剖面图1 /1-（4）制作多晶硅栅:清洁有源区表面，首先在表面生长一薄层栅极氧化层，然后进 行淀积多晶硅并进行掺杂，最后利用多晶硅栅的掩膜板反刻多晶硅，保留下来的多 晶硅作为MOS管的栅极，也可以作为部分连线把NMOS和PMOS的栅极连接起 来。N-well图（1 1）形成多晶硅栅之后的剖而图（5）形成源、漏区:利用掩膜板对NMOS和

22、PMOS的源漏区分别进行光刻和离 子注入，二者都是以光刻胶作为掩蔽膜,n +区和p+区注入之后同时进行热退火处 理。注入时，山于有多晶硅栅遮蔽的有源区区域不能进行离子的注入，因而自然形 成MOS管的沟道区，称为硅栅自对准。硅栅自对准可以精确控制沟道长度减少 寄生电容。N-weU图（12）源.漏区形成之后剖而图（6）形成金属互连线：为了保证不同导电层之间相互绝缘，并减少互连线的寄 生电容，再淀积金属之前先在整个硅片上淀积较厚的氧化层。然后，通过光刻开 出有源区和多晶硅栅的引线孔，刻出引线孔后淀积金属铜或铝。在引线孔处，金 属直接和多晶硅或有源区接触，无引线孔处金属通过厚的氧化层和下面绝缘。最 后通过光刻形成电路所要求的金属互连线图形。N-well图（13）形成金属互连线之后剖而图为保护集成电路芯片不受外界的污染，在做好互连线之后还要在芯片上覆 盖一层钝化膜，一般为磷硅玻璃或氮化硅。因此还要进行一次光刻把集成电路的 芯片的引出端一压点暴露出来，以便在封装时使芯片的压点和管壳的相应管脚 连接起来。总结这里仅对双极性工艺和CMOS工艺流程做了简要的介绍，对于具体的设计可 能还要添加许多步骤，比如在CMOS的制作过程中，通常为了提高