[计算机软件及应用]EDA常用器件结构分析ppt课件

1、EDA 技术适用教程技术适用教程第第 二二 讲讲 FPGA/CPLD FPGA/CPLD 构造与运用构造与运用 3.1 概概 述述 根本门根本门 组合电路组合电路 时序电路时序电路 图图3-1 3-1 根本根本PLDPLD器件的原理构造图器件的原理构造图 3.1 概概 述述 3.1.1 可编程逻辑器件的开展历程可编程逻辑器件的开展历程 PROM (Programmable Read Only Memory)PLA (Programmable Logic Array)PAL (Programmable Array Logic)GAL (Generic Array Logic)EPLDCPLDFP

2、GA3.1 概概 述述 3.1.2 可编程逻辑器件的分类可编程逻辑器件的分类 可编程逻辑器件（PLD） 简单 PLD 复杂 PLD PROM PAL PLA GAL CPLD FPGA 图图3-2 PLD3-2 PLD按集成度分类按集成度分类 3.2 简单可编程逻辑器件原理简单可编程逻辑器件原理 3.2.2 PROM 图图3-9 PROM3-9 PROM根本构造根本构造 地址译码器存储单元阵列0A1A1nA0W1W1pW0F1F1mFnp20111201110110.AAAWAAAWAAAWnnnn3.2 简单可编程逻辑器件原理简单可编程逻辑器件原理 3.2.2 PROM 图图3-10 PRO

3、M3-10 PROM的逻辑阵列构造的逻辑阵列构造 与阵列（不可编程）或阵列（可编程）0A1A1nA0W1W1pW0F1F1mFnp23.2 简单可编程逻辑器件原理简单可编程逻辑器件原理 3.2.2 PROM 图图3-11 PROM3-11 PROM表达的表达的PLDPLD阵列图阵列图 与阵列（固定）或阵列（可编程）0A1A1A1A0A0A1F0F3.2 简单可编程逻辑器件原理简单可编程逻辑器件原理 3.2.2 PROM 图图3-12 3-12 用用PROMPROM完成半加器逻辑阵列完成半加器逻辑阵列 与阵列（固定）或阵列（可编程）0A1A1A1A0A0A1F0F3.2 简单可编程逻辑器件原理简

4、单可编程逻辑器件原理 3.2.3 PLA 图图3-13 PLA3-13 PLA逻辑阵列表示图逻辑阵列表示图 与阵列（可编程）或阵列（可编程）0A1A1A1A0A0A1F0F3.2 简单可编程逻辑器件原理简单可编程逻辑器件原理 3.2.3 PLA 图图3-14 PLA3-14 PLA与与 PROMPROM的比较的比较 0A1A1F0F2A2F0A1A1F0F2A2F3.2 简单可编程逻辑器件原理简单可编程逻辑器件原理 3.2.4 PAL 图图3-16 PAL3-16 PAL的常用表示的常用表示 0A1A1F0F0A1A1F0F图图3-15 PAL3-15 PAL构造构造图图3-17 3-17 一

5、种一种PAL16V8PAL16V8的部分构造图的部分构造图 11100100R11100100RQQD11100100R11100100RVccSG1SL07SL17SG0SL0619I/O711100100R11100100RQQD11100100R11100100RVccSG1SL06SL16SG1SL0618I/O61CLK/I02I13I2078150 3 4 78121115 1619 2023 2427 2831207190 34 7812111516192023242728311381518OLMCOLMC41623175243116OLMCOLMC63239157404714O

6、LMCOLMC84855139566312OLMCOLMC11I/CLKIIIIIIIII/OEI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QCLKOE图图3-15 PAL3-15 PAL构造构造3.2.5 GAL 3.3 CPLD的构造与任务原理的构造与任务原理 2宏单元宏单元 MAX7000系列中的宏单元系列中的宏单元 三种时钟输入方式三种时钟输入方式 全局时钟信号全局时钟信号 全局时钟信号由高电平有效的时钟信号使能全局时钟信号由高电平有效的时钟信号使能 用乘积项实现一个阵列时钟用乘积项实现一个阵列时钟 3.3 CPLD的构造与任务原理的构造与任务原理 图

7、图3-25 3-25 简单方式输出构简单方式输出构造造 3.3 CPLD的构造与任务原理的构造与任务原理 图图3-27 MAX7128S3-27 MAX7128S的构造的构造 1逻辑阵列块逻辑阵列块(LAB) 3.3 CPLD的构造与任务原理的构造与任务原理 图图3-28 3-28 共享扩展乘积项构造共享扩展乘积项构造 3扩展乘积项扩展乘积项 3.3 CPLD的构造与任务原理的构造与任务原理 3扩展乘积项扩展乘积项 图图3-29 3-29 并联扩展项馈送方式并联扩展项馈送方式 3.3 CPLD的构造与任务原理的构造与任务原理 4可编程连线阵列可编程连线阵列(PIA) 图图3-30 PIA3-3

8、0 PIA信号布线到信号布线到LABLAB的方式的方式 3.3 CPLD的构造与任务原理的构造与任务原理 5I/O控制块控制块 图图3-31 EPM7128S3-31 EPM7128S器件的器件的I/OI/O控制块控制块 3.4 FPGA的构造与任务原理的构造与任务原理 3.4.1 查找表逻辑构造查找表逻辑构造 图图3-32 FPGA3-32 FPGA查找表单元查找表单元 查找表LUT输入1输入2输入3输入4输出0000010100000101161RAM输入A输入B输入C输入D查找表输出多路选择器图图3-33 FPGA3-33 FPGA查找表单元内部构造查找表单元内部构造 3.4.2 Cyc

9、lone/CycloneII系列器件的构造与原理系列器件的构造与原理 图图3-34 Cyclone LE3-34 Cyclone LE构造构造图图 3.4.2 Cyclone/CycloneII系列器件的构造与原理系列器件的构造与原理图图3-38 Cyclone3-38 Cyclone内部构造框图内部构造框图 3.4.2 Cyclone/CycloneII系列器件的构造与原理系列器件的构造与原理图图3-37 Cyclone LAB3-37 Cyclone LAB构造构造 3.4.2 Cyclone/CycloneII系列器件的构造与原理系列器件的构造与原理图图2-40 2-40 快速进位选择链

10、快速进位选择链 3.4 FPGA的构造与任务原理的构造与任务原理 3.4.2 Cyclone/CycloneII系列器件的构造与原理系列器件的构造与原理图图3-41 LUT3-41 LUT链和存放器链的运用链和存放器链的运用 3.4 FPGA的构造与任务原理的构造与任务原理 3.4.2 Cyclone/CycloneII系列器件的构造与原理系列器件的构造与原理图图3-41 PLL 3-41 PLL 3.4 FPGA的构造与任务原理的构造与任务原理 3.4.2 Cyclone/CycloneII系列器件的构造与原理系列器件的构造与原理图图3-42 LVDS3-42 LVDS衔接衔接 3.5 硬件

11、测试技术硬件测试技术 3.5.1 内部逻辑测试内部逻辑测试图图3-43 3-43 边境扫描电路构造边境扫描电路构造 3.5.2 JTAG边境扫描测试边境扫描测试 3.5 硬件测试技术硬件测试技术 3.5.2 JTAG边境扫描测试边境扫描测试 引引 脚脚描描 述述功功 能能TDI测试数据输入测试数据输入(Test Data Input)测试指令和编程数据的串行输入引脚。数据在测试指令和编程数据的串行输入引脚。数据在TCK的上升沿移入。的上升沿移入。TDO测试数据输出测试数据输出(Test Data Output)测试指令和编程数据的串行输出引脚，数据在测试指令和编程数据的串行输出引脚，数据在TC

12、K的下降沿移出。的下降沿移出。假设数据没有被移出时，该引脚处于高阻态。假设数据没有被移出时，该引脚处于高阻态。TMS测试方式选择测试方式选择(Test Mode Select)控制信号输入引脚，担任控制信号输入引脚，担任TAP控制器的转换。控制器的转换。TMS必需在必需在TCK的的上升沿到来之前稳定。上升沿到来之前稳定。TCK测试时钟输入测试时钟输入(Test Clock Input)时钟输入到时钟输入到BST电路，一些操作发生在上升沿，而另一些发生在电路，一些操作发生在上升沿，而另一些发生在下降沿。下降沿。TRST测试复位输入测试复位输入(Test Reset Input)低电平有效，异步复

13、位边境扫描电路低电平有效，异步复位边境扫描电路(在在IEEE规范中，该引脚可规范中，该引脚可选选)。3.5.3 嵌入式逻辑分析仪嵌入式逻辑分析仪 3.6 FPGA/CPLD产品概述产品概述 3.6.1 Lattice公司公司CPLD器件系列器件系列 1. ispLSI器件系列器件系列 ispLSI1000E系列系列 ispLSI2000E/2000VL/200VE系列系列 ispLSI 8000/8000V系列系列 ispLSI5000V系列系列 2. ispMACH4000系列系列 3. Lattice EC & ECP系列系列 IspMACH 4000Z、ispMACH 4000V

14、 、 ispMACH 4000Z 3.6 FPGA/CPLD产品概述产品概述 3.6.2 Xilinx公司的公司的FPGA和和CPLD器件系列器件系列 2. Spartan& Spartan-3 & Spartan 3E器件系列器件系列 5. Xilinx的的IP核核 1. Virtex-4系列系列FPGA Virtex-4 LX Virtex-4 SX Virtex-4 FX 3. XC9500 & XC9500XL系列系列CPLD 4. Xilinx FPGA配置器件配置器件SPROM 3.6 FPGA/CPLD产品概述产品概述 3.6.3 Altera公司公司FP

15、GA和和CPLD器件系列器件系列 1. Stratix II 系列系列FPGA 5. MAX系列系列CPLD 3. ACEX系列系列FPGA 4. FLEX系列系列FPGA 2. Stratix系列系列FPGA 6. Cyclone系列系列FPGA低本钱低本钱FPGA 7. Cyclone II系列系列FPGA 8. MAX II系列器件系列器件 9. Altera宏功能块及宏功能块及IP核核 3.6 FPGA/CPLD产品概述产品概述 3.6.4 Actel公司的公司的FPGA器件器件 1. Fusionanalog block、soft ARM7 core2. IGLOOlowest po

16、wer3. ProASIC3 3.7 编程与配置编程与配置 基于电可擦除存储单元的基于电可擦除存储单元的EEPROM或或Flash技术技术 基于基于SRAMSRAM查找表的编程单元查找表的编程单元 基于反熔丝编程单元基于反熔丝编程单元 3.7 编程与配置编程与配置 3.7.1 JTAG方式的在系统编程方式的在系统编程 表表3-3 3-3 图图3-483-48接口各引脚信号称号接口各引脚信号称号 3.7 编程与配置编程与配置 3.7.1 JTAG方式的在系统编程方式的在系统编程 图图3-49 3-49 多多CPLDCPLD芯片芯片ISPISP编程衔接方式编程衔接方式 3.7 编程与配置编程与配置 3.7.2 运用运用PC并行口配置并行口配置FPGA 图图3-50 PS3-50 PS方式的方式的FPGAFPGA配置时序配置时序 3.7 编程与配置编程与配置 3.7.3 FPGA公用配置器件公用配置器件 图图3-51 EPCS3-51 EP