基于SystemGenerator的LDPC编码器设计

1、    基于systemgenerator的ldpc编码器设计    杜飞飞摘要：文章研究了在system generator搭建ldpc编码器模型的方法，针对ieee802.16e标准设计实现了ru编码算法，并在此基础上对结构进行优化，减小了编码延时，降低了设计复杂度。关键词：ldpc；编码器；system generator；ru编码算法；编码延时 ：a：tn911 ：1009-2374（2015）17-0019-02 doi：10.13535/ki.11-4406/n.2015.17.009ldpc编码算法已经比较成熟，但是设计复杂度和系统数据速率

2、的折中是在硬件实现时面临的最主要的问题，而system generator是基于模块的设计平台，加快了算法的实现。在system generator下设计了一种ldpc编码器，并对其结构进行改进，降低了硬件设计复杂度，减小了编码延时。1 ldpc算法1.1 ieee802.16e中的ldpc码ieee802.16e定义的ldpc码是一种准循环码，编码长度为5762304bit，每种码长相差96bit，共19种编码长度，码率分为1/2、2/3a、2/3b、3/4a、3/4b和5/6共6种。1.2 ldpc的编码算法ru算法ieee802.16e标准中ldpc码校验矩阵具有准循环特性，ru算法利用

3、这一特性通过校验矩阵h进行快速编码。在保持矩阵稀疏性的同时，对校验矩阵的行、列重排，从而得到近似的下三角矩阵。如图2所示，校验矩阵分成了六个稀疏矩阵，其中t是对角线元素全为1的下三角矩阵。ieee802.16e标准的ldpc码为系统码，原始信息位s有1152bit，编码后校验位、共1152bit，最终的编码流有2304bit。图3为编码器整体结构，包括串并模块，计算模块，计算模块和输出模块，其中、计算模块为核心处理模块，也是复杂度最高的部分。串并模块：将原始信息位分成12组，每组96bit，组内串行输出，组间并行输出，便于并行处理。核心处理模块：、计算模块将原始信息位s通过计算获得校验比特、，

4、它的速度和复杂度决定了整个编码器的速度和复杂度。其硬件结构如图4所示：输出模块：将s、延时相应的时间单位并按序输出。根据ldpc码的准循环特性，存储结构可采用循环移位寄存器。矩阵乘法模块主要采用循环移位器和模二加法器。根据fpga的并行特点以及ldpc校验矩阵的准循环特性，矩阵乘法可按行并行操作。a的第二行与s相乘，由于a第二行第2、6、7、8、12列均为单位循环矩阵，将对应的原始码流、与循环单位阵相乘，然后把五组乘积异或，就得到a第二行与原始码流的乘积。通过此并行操作，能够求出a中每一行与原始码流的乘积。3 性能分析通过仿真得出，本文设计的编码器编码延时为2个采样时钟，延时比较少，可以实时传输数据。ldpc编码器采用的fpga型号为xc4vsx55。最高工作频率为71.656mhz，工作频率比较高，能满足一般无线通信系统的需求。该编码器综合资源使用报告如表1。从表1可以看出，硬件利用率不高，即编码器的硬件实现复杂度可以通过一定的结构优化来降低。参考文献1 俞华梁，毛志刚，张函隽.ieee802.16e标准的ldpc编码器设计及硬件实现j.信息技术，2008，32（4）.2 简冲.ldpc码及其在压缩图像传输中应用的研究d.电子科技大学，2010.3