硬件描述语言及器件实验指导

1、实验一 用硬件描述语言的方法设计一个4位加法器、实验目的1、掌握4位加法器的功能和设计方法；2、掌握用硬件描述语言的方法设计组合逻辑电路4位加法器。二、实验器材1、台式计算机1台2、可编程逻辑逻辑器件实验软件1套3、下载电缆一套4、示波器一台三、实验说明1、台式计算机用于向可编程逻辑逻辑器件实验软件捉供编程、仿真、下载的平台，供用 户使用。2、口j编程逻辑逻辑器件实验软件向硬件描述语言的编写提供平台，并将调试好的程序下 载到可编程逻辑逻辑器件屮。3、下载电缆是可编程逻辑器件软件和可编程逻辑逻辑器件之间的接口电缆，为了便于区 别，用不同颜色导线区分下载电缆的电源、地和信号，一般用红色导线接电源，

2、用黑色导线 接地。4、示波器用于观察可编程逻辑逻辑器件执行程序时输出信号的变化四、实验内容和步骤1、设计一个4位的全加器，其框图如图4-1所示。图中的“进位入” ch指的是低位的进位 输出，“进位出” ci即是本位的进位输出。(全加和)si(3.o)（进位出）ci（被加数）ai（3.o） >（被加数）bi（3.o） > 全加器（进位入）cm 图11 4位全加器原理图2、全加器的9个输入所对应的管脚同9位拨码开关相连，9个输入管脚是aoa3、bob3 和cm， aoa3、b()b3代表两个4位二进制数，cin代表进位位；5个输出所对应的管 脚同5位发光二极管相连,5个输出管脚是sio

3、si3和ci, siosi3代表相加结果,ci代 表进位位。3、将设计好的逻辑功能转为硕件描述语言的描写4、将设计好的硕件描述语言进行仿真5、将仿真好的硬件描述语言下载到可编程逻辑逻辑器件中五、实验报告要求1、整理实验结果，填写实验报告。2、小结实验心得体会。3、回答思考题什么叫全加器，它的作用是什么？ 4位加法器和全加器的区别和联系是什么？实验二用硬件描述语言的方法设计一个分频器、实验目的1、掌握各种分频器的设计思路2、掌握用硬件描述语言的方法设计各种分频器二、实验器材1、台式计算机1台2、可编程逻辑逻辑器件实验软件1套3、下载电缆一套4、示波器一台三、实验说明1、台式计算机用于向可编程逻辑

4、逻辑器件实验软件提供编程、仿真、下载的平台，供用户使用。2、可编程逻辑逻辑器件实验软件向硕件描述语言的编写提供平台，并将调试好的程序下 载到可编程逻辑逻辑器件屮。3、下载电缆是可编程逻辑器件软件和可编程逻辑逻辑器件z间的接口电缆，为了便于区 别，用不同颜色导线区分下载电缆的电源、地和信号，一般用红色导线接电源，用黑色导线 接地。4、示波器用于观察可编程逻辑逻辑器件执行程序时输出信号的变化四、实验内容和步骤1、设计偶数分频器、奇数分频器、半整数分频器和大数口分频器的逻辑功能，即输入输 出的关系2、将设计好的逻辑功能转为硕件描述语言的描写3、将设计好的硬件描述语言进行仿真4、将仿真好的硬件描述语言

5、下载到可编程逻辑逻辑器件中5、用示波器观察可编程逻辑逻辑器件输出的信号五、实验报告要求1、整理实验结果，填写实验报告。2、小结实验心得体会。3、回答思考题分频器在数字系统的设计屮主要作用是什么，具体的应用有哪些？实验三用硬件描述语言的方法设计一个moore状态机、实验目的掌握moore状态机的功能和设计方法二、实验器材1、台式计算机1台2、可编程逻辑逻辑器件实验软件1套3、下载电缆一套4、示波器一台三、实验说明1、台式计算机用于向可编程逻辑逻辑器件实验软件提供编程、仿真、下载的平台，供用 户使用。2、可编程逻辑逻辑器件实验软件向硬件描述语言的编写提供平台，并将调试好的程序下 载到可编程逻辑逻辑

6、器件中。3、下载电缆是可编程逻辑器件软件和可编程逻辑逻辑器件之间的接口电缆，为了便于区 别，用不同颜色导线区分下载电缆的电源、地和信号，一般用红色导线接电源，用黑色导线 接地。4、示波器用于观察可编程逻辑逻辑器件执行程序时输出信号的变化四、实验内容和步骤图3-1 状态一图32状态二下而我们以一个存储控制器状态机的设计过程来介绍moore机的设计。设计要求：设计一个存储控制器状态机。能够根据微处理器的读写周期，分别对存储器 输出写使能we和读使能0e信号。工作过程：存储控制器的输入信号为微处理器的就绪ready及读写read_write信号。当 上电复位后，或read有效时，存储控制器开始工作，

7、并在下一个时钟周期判断本次作业任务 是读存储器述是写存储器。判断的依据是，当read_write冇效时为读操作，否则为写操作。 也就是说非读即写。读操作时，0e信号有效，写操作时，we信号有效。当ready信号有效时, 表示读本次作业处理完成，并使控制器恢复到初始状态。控制器真值表见表3-1,状态图见图3-3。表31存储控制器真值表状态输岀oewe空闲(idle)00判断(decision)00写(write)01读(read)10程序原代码：library ieee;use ieee.std_logic_1164.all;entity moore isport(clk,ready,read_

8、write: in std_logic;oe,weend moore;:out std_logic);architecture state_machine of moore is type state_type is (idle,decision,read,write); signal present_state,next_state: state_type;beginstate_comb: process(present_state,ready,read_write)begincase present_state iswhen idle =>oev='0； we<=,0,

9、;if(ready=*r)then next_state<=decision;elsencxt_statc<=idlc;end if;when decision =>oe<=,0,;we<='()'if(read_write=r)then next_state<=read;elsenext_state<=write;end if;when read => oe<=*r； we<=*0'if(ready=,l,) then next_state<=idle;elsenext_state<=read;e

10、nd if;when write =>oev='0'wev 二 t;if(ready=,l,) then next_state<=idle;elsenext_state<=write;end if;end case;end process state_comb;state_clocked:process(clk)beginif(rising_edge(clk) thenpresent_state<=next_state;end if;end process state_clocked;end state_machine;2、输入时钟信号接时钟电路的相应输

11、出(clk0clk5),复位信号接拨码开关或按键，输 出信号接发光二极管。3、将设计好的逻辑功能转为硬件描述语言的描写4、将设计好的硕件描述语言进行仿真5、将仿真好的硬件描述语言下载到可编程逻辑逻辑器件屮五、实验报告要求1、整理实验结果，填写实验报告。2、小结实验心得体会。3、回答思考题moore状态机在数字系统的设计中主要作用是什么，具体的应用有哪些？实验四用硬件描述语言的方法设计一个mealy状态机、实验目的掌握moore状态机的功能和设计方法二、实验器材1、台式计算机1台2、可编程逻辑逻辑器件实验软件1套3、下载电缆一套4、不波器一台三、实验说明1、台式计算机用于向可编程逻辑逻辑器件实验

12、软件提供编程、仿真、下载的平台，供用户使用。2、可编程逻辑逻辑器件实验软件向硕件描述语言的编写提供平台，并将调试好的程序下 载到可编程逻辑逻辑器件屮。3、下载电缆是可编程逻辑器件软件和可编程逻辑逻辑器件z间的接口电缆，为了便于区 别，用不同颜色导线区分下载电缆的电源、地和信号，一般用红色导线接电源，用黑色导线 接地。4、示波器用于观察可编程逻辑逻辑器件执行程序时输出信号的变化四、实验内容和步骤in=，o' /out二o'图4-1状态一in=，0* /out b二'0out a仃：0)out_b图42状态二mealy型状态机和其等价的moore型状态机相比，其输出变化要领

13、先一个吋钟周期。下 面我们以一个实例来介绍mealy机的设计过程。状态图和状态框图分别见图4-3和图4-4。 如图4-3所示，mealy机的输出既和当前状态冇关，又和所冇输入信号冇关。也就是说，一 旦输入信号发生变化或状态发生变化，输出信号立即发生变化，因此在状态图中，一般把输 出信号值画在状态变迁处。例如：假定当前状态为so,当输入信号为t，时，输出信号为 “1001”；当输入信号不是t'吋，输出信号为“0000”。构造mealy机的方法和moore机相同，唯一的区别是：组合进程中的输岀信号是当前状态和当前输入的函数。图4-3 mealy机的状态图outputs图4-4 mealy机

14、的框图图4-5波形仿真时序图输入输出信号仿真波形如下图4-5：w-rstaimttclkwoutl 砂 state例程如下:library ieee;use iccc.std_logic_l 164.all;entity mealy isport( elk,in 1 jst:in stdogic;out 1:out stdjogic_vector(3 clownto 0);end;architecture a of mealy istype state_type is (s0,sl,s2,s3);signal state:state_type;beginmealy_process:proces

15、s(clk,rst)beginif rst=t thenstate<=so;elsif rising_edge(clk) then case state iswhen so =>if inl= p thenstate<=s 1; end if;when s 1 =>if inl=,0, thenstate<=s2; end if;when s2 =>if ini二t thenstate<=s3; end if;when s3 =>if inl=,0, thenstate<=so; end if;end case; end if;end pr

16、ocess mealy_process;output_process:process(state,in 1) begincase state iswhen so =>ifinlpthen outl<=,100r,;elseoutl<=,0000m; end if;when si =>ifinl=,0, then outlv二't100"elseout lv=" 1001" end if;when s2 =>ifinltthen outl<=,llir,;elseout lv=" 1001" end if;when s3 =>if inl='0 thenelseouti&l