数字电子技术基础课后答案全解__主编_杨春玲_王淑娟

1、第 3 章 逻辑代数及逻辑门【3-1】 填空1、与模拟信号相比，数字信号的特点是它的离散 性。一个数字信号只有两种取值分别表示为 0 和 1 。2、布尔代数中有三种最基本运算：与、或和非 ，在此基础上又派生出五种基本运算，分别为与非、或非、异或、同或和与或非。3、 与运算的法则可概述为：有 “ 0” 出0 ， 全 “1” 出1； 类似地或运算的法则为有” 1”出”1”，全 ”0”出”0” 。4、摩根定理表示为：a b=ab；ab=a b。5、函数表达式y=abcd，则其对偶式为y=()ab c d。6、根据反演规则，若y=abcdc，则y()abcdc。7、指出下列各式中哪些是四变量a b c

2、 d 的最小项和最大项。在最小项后的（）里填入 mi，在最大项后的（）里填入mi，其它填（i 为最小项或最大项的序号）。(1) a+b+d( ); (2) abcd(m7 ); (3) abc ( ) (4)ab(c+d) (); (5) abcd(m9 ) ; (6) a+b+cd ( ); 8、函数式f=ab+bc+cd写成最小项之和的形式结果应为m(3,6,7,11,12,13,14,15), 写成最大项之积的形式结果应为m (0,1,2,4,5,8,9,10 ) 9、对逻辑运算判断下述说法是否正确，正确者在其后（）内打对号，反之打。（1） 若 x+y=x+z，则 y=z ；( ) （2

3、） 若 xy=xz ，则 y=z ；( ) （3） 若 xy=xz，则 y=z ；( ) 【3-2】用代数法化简下列各式(1) f1 =1abcab(2) f2 =abcdabdacdad(3)3facabcacdcdacd(4)4() ()fabcabcabcabc【3-3】 用卡诺图化简下列各式(1) 1fbcababcabc(2) 2fabbcbcab(3) 3facacbcbcabacbc(4) 4fabcabdacdcdabcacdad或abacbc(5)5fabcacabdabacbd(6) 6fabcdabcadabcabccd(7) 7facabbcdbdabdabcdabdb

4、d(8) 8facacbdbdabcdabcdabcdabcd(9) 9()fa cdbcdacdabcdcdcd(10)f10=10facabbcdbecdecabacbdec【3-4】 用卡诺图化简下列各式(1) p1(a,b,c)=(0,1,2,5,6,7)mabacbc(2) p2(a,b,c,d)=(0,1,2,3,4,6,7,8,9,10,11,14)macadbcd(3)p3(a,b,c,d)=(0,1,4,6,8,9,10,12,13,14,15)mabbcadbd(4) p4 (a,b,c,d)=17mmabcbcd【3-5】用卡诺图化简下列带有约束条件的逻辑函数（1）1,(

5、3,6,8,9,11,12)(0,1,2,13,14,15)()dpa b c dmacbdbcdacd或(2) p2(a,b,c,d)=(0,2,3,4,5,6,11,12)(8,9,10,13,14,15)dmbcbcd(3) p3 =()acdabcdabcdadacdbcdabd或ab+ac=0 (4) p4 =ababcdabcd（a b c d 为互相排斥的一组变量，即在任何情况下它们之中不可能两个同时为1）【3-6】已知 : y1 =abacbdy2 =abcdacdbcdbc用卡诺图分别求出yy12，yy12，yy12。解： 先画出 y1和 y2的卡诺图， 根据与、或和异或运算

6、规则直接画出yy12，yy12，yy12的卡诺图，再化简得到它们的逻辑表达式：yy12=abdabccdyy12=abcbdyy12=abcdabcbcdacd第 4 章集成门电路【4-1 】 填空1在数字电路中，稳态时三极管一般工作在开关（放大，开关）状态。在图4.1 中，若ui0； b.cccbi7.0rvru；c. ccibc0.7vurr） 。在电路中其他参数不变的条件下，仅rb减小时，晶体管的饱和程度加深（减轻，加深，不变） ；仅 rc减小时，饱和程度减轻 （减轻，加深，不变） 。图中 c 的作用是加速（去耦，加速，隔直） 。+5vrcrbuiuotc+ 3vg3g1g2ab图 4.

7、1 图 4.2 2由 ttl 门组成的电路如图4.2 所示，已知它们的输入短路电流为is1.6ma，高电平输入漏电流ir40 a。试问：当a=b=1 时， g1的灌（拉，灌）电流为3.2ma ；a=0时， g1的 拉（拉，灌）电流为160a。3图4.3 中示出了某门电路的特性曲线，试据此确定它的下列参数：输出高电平uoh=3v ；输出低电平uol= 0.3v ；输入短路电流is= 1.4ma ；高电平输入漏电流ir= 0.02ma ；阈值电平ut= 1.5v ；开门电平uon= 1.5v ；关门电平uoff= 1.5v ；低电平噪声容限unl= 1.2v ； 高电平噪声容限unh= 1.5v

8、； 最大灌电流iolmax= 15ma ；扇出系数 no= 10 。ouo3v0.3v1.5v3vouohioh5ma-1.40.02 maiio15maiol0.3vuolomauiui图 4.3 4ttl门电路输入端悬空时，应视为高电平（高电平，低电平，不定）；此时如用万用表测量输入端的电压，读数约为1.4v （3.5v ，0v，1.4v ） 。5集电极开路门（oc 门）在使用时须在输出与电源（输出与地，输出与输入，输出与电源）之间接一电阻。6cmos门电路的特点：静态功耗极低（很大，极低）；而动态功耗随着工作频率的提高而增加（增加，减小，不变）；输入电阻很大（很大，很小）；噪声容限高（高

9、，低，等）于 ttl 门【4-2】电路如图4.4(a)(f)所示，试写出其逻辑函数的表达式。cmosaf110kttlaf2100bcmosaf351bttlaf4100kbttlcmosaf510kb(a)(b)(c)(f)(e)(d)af6100kb图 4.4解： (a) 1fa (b) 21f (c) 3fab(d) 4fa b (e) 51f (f) 6fb【4-3】图 4.5 中各电路中凡是能实现非功能的要打对号，否则打。图(a)为 ttl 门电路，图 (b)为 cmos 门电路。解：a5va100aa1a1m(a) a1mabtga1vadd(b) 图 4.5 【4-4】 要实现图

10、 4.6 中各 ttl 门电路输出端所示的逻辑关系各门电路的接法是否正确？如不正确，请予更正。解：cbacbafababcdcdabf(a)(b)1abfxa100kxbxafb(c)(d)bacbafabcdcdabfcrccv（改为 10 ）图 4.6 【4-5】ttl 三态门电路如图4.7(a)所示，在图 (b)所示输入波形的情况下，画出f 端的波形。fabcabc(a) (b) 图 4.7 解：当1c时，abf；当0c时，babaf。于是，逻辑表达式cbacabf)(f 的波形见解图所示。abcf【4-6】图 4.8 所示电路中g1为 ttl 三态门， g2为 ttl 与非门，万用表的

11、内阻20k/v，量程 5v。当 c=1 或 c=0 以及 s通或断等不同情况下，uo1和 uo2的电位各是多少？请填入表中，如果g2的悬空的输入端改接至0.3v ，上述结果将有何变化？v0cg2g1uo1uo2s图 4.8 解：c s 通s 断1 1 uo1 =1.4v uo2 =0.3v uo1 =0v uo2 =0.3v 0 0 uo1 =3.6v uo2 =0.3v uo1 =3.6v uo2 =0.3v 若 g2的悬空的输入端接至0.3v ，结果如下表c s通s断1 1 uo1 =0.3v uo2 =3.6v uo1 =0v uo2 =3.6v 0 0 uo1 =3.6v uo2 =3

12、.6v uo1 =3.6v uo2 =3.6v 【4-7】已知 ttl 逻辑门 uoh=3v ，uol=0.3v ，阈值电平ut=1.4v ，试求图 4.9 电路中各电压表的读数。解：电压表读数v1=1.4v ，v2=1.4v ，v3=0.3v ，v4=3v，v5=0.3v 。v1v2v3v4v53. 6 v0.3 v3.6 v3. 6 v3. 6 v1.4v1.4v 0.3v 0.3v3v图 4.9 【4-8】如图 4.10(a)所示 cmos 电路，已知各输入波形a、b、c 如图 (b)所示， r=10k，请画出 f 端的波形。abcfrabc(a)(b) 图 4.10 解：当 c=0 时

13、，输出端逻辑表达式为f=ba； 当 c=1 时，f =a， 即， f =bac+ac。答案见下图。abcf【4-9】由 cmos 传输门和反相器构成的电路如图4.11(a)所示，试画出在图 (b)波形作用下的输出 uo的波形（ ui1=10v ui2=5v ）tgctgi1ui2uouoctouot10v(a) (b) 图 4.11 解：输出波形见解图。ctt10v10v5v00uo第 5 章组合数字电路【5-1】分析图5.1 所示电路的逻辑功能，写出输出的逻辑表达式，列出真值表，说明其逻辑功能。yabc图 5.1 解：( 0 , 3 , 5 , 6 )ya b ca b ca b ca b

14、cmabc【5-2】逻辑电路如图5.2 所示：1写出 s、c、p、l 的函数表达式；2当取 s和 c 作为电路的输出时，此电路的逻辑功能是什么？sxyzclp图 5.2 【5-2】解：1. sxyz()cx yzyzxyxzyzpyzl=yz2. 当取 s 和 c 作为电路的输出时，此电路为全加器。【5-3】 图 5.3 是由 3 线/8 线译码器74ls138 和与非门构成的电路， 试写出 p1和 p2的表达式，列出真值表，说明其逻辑功能。bin/oct01201234567bac10074ls138p1p2图 5.3 解：1(0,7)pmabcabc2(1,2,3,4,5,6)pmabbc

15、ac或2pabbcac【 5-4】图 5.4 是由八选一数据选择器构成的电路，试写出当g1g0为各种不同的取值时的输出 y 的表达式。yyg1g0a1210enmux0 1 2 3 4 5 6 7g0774ls151b图 5.4解：结果如表 a5.4 所示。表 a5.4 g1g0y 0 0 a 0 1 ab1 0 ab 1 1 ab【 5-5】用与非门实现下列逻辑关系，要求电路最简。123(11,12,13,14,15)(3,7,11,12,13,15)(3,7,12,13,14,15)pmpmpm解：卡诺图化简如图a5.5 所示。0000001001111000ab0100011110001

16、110cdp1p200001110011100000100011110001110abcdp300001110011010000100011110001110abcd图 a5.5 1pa ba c d2pabcacdacdpabacd3将上述函数表达式转换为与非式，可用与非门实现，图略。【 5-6】某水仓装有大小两台水泵排水，如图5.6 所示。试设计一个水泵启动、停止逻辑控制电路。具体要求是当水位在h 以上时，大小水泵同时开动；水位在h、m 之间时，只开大泵；水位在m、l 之间时，只开小泵；水位在l 以下时，停止排水。 （列出真值表，写出与或非型表达式，用与或非门实现，注意约束项的使用）lmh

17、m2m1图 5.6 解：1. 真值表如表a5.6 所示；表 a5.6 h m l f2f10 0 0 0 0 0 0 1 0 1 0 1 0 0 1 1 1 0 1 0 0 1 0 1 1 1 0 1 1 1 1 1 2. 卡诺图化简如图a5.6 所示；10mlh0001111 00011f210mlh000111100101f1图 a5.6 3. 表达式为21fmfmlhmhlh或按虚线框化简可得1fhml。图略。【 5-7】仿照全加器设计一个全减器，被减数a，减数 b，低位借位信号j0，差 d，向高位的借位j，要求：1 列出真值表，写出d、j 的表达式；2 用二输入与非门实现；3 用最小项

18、译码器74ls138 实现；4 用双四选一数据选择器实现。解：1. 设被减数为a，减数为 b，低位借位为j0，差为 d，借位为j。列真值表如表a5.7所示。表 a5.7a b j0d j 0 0 0 0 0 0 0 1 1 1 0 1 0 1 1 0 1 1 0 1 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 化简可得0000( , ,)(1,2,4,7)( ,)(1,2,3,7)d a b jmabjj a b jmab jab2. 用二输入与非门实现的逻辑图见图a5.7(a)。3. 用 74ls138 实现的逻辑图见图a5.7(b) 。4. 用双四选一数

19、据选择器实现的逻辑图见图a5.7(c) 。abj0dj(a)&enbin/oct01201234567baj01djen1muxd0 12 30 12 374ls153j10g03aben21d2dj01(b) (c)图 a5.7 【5-8】设计一组合数字电路，输入为四位二进制码b3b2b1b0，当 b3b2b1b0是 bcd8421 码时输出 y=1；否则 y=0。列出真值表，写出与或非型表达式，用集电极开路门实现。解：1. 根据题意直接填写函数卡诺图，如图a5.8(a)所示。化简为0 的最小项，可得输出y的与或非式3231yb bb b2. 用集电极开路门实现的逻辑图见图a5.8(

20、b) 。y11111101100000110100011110001110b3b2b1b0yr+vccb3b2b1(a) (b)图 a5.8【 5-9】试用最小项译码器74ls138 和和一片74ls00 实现逻辑函数12(,)(0,3)(,)(1,2,3)pa bmpa bm解：本题有多种答案，答案之一如图a5.10 所示，其余答案请同学自行设计。&enbin/oct01201234567ba1p2p1图 a5.10【 5-10】试用集成四位全加器74ls283 和二输入与非门实现bcd8421 码到 bcd5421 码的转换。解：将 bcd8421 码转换为bcd5421 码时，则

21、前五个数码不需改变，后五个数码需要加3，如表 a5.11 所示。表 a5.11被加数 (bcd8421) 加数和(bcd5421) a3a2a1a0b3b2b1b0s3s2s1s00 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 0 0 1 1 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 1 1 1 0 0 0 0 1 1 0 0 0 1 1 1 0 0 1 0 1 1 1 0 0 1 1 1 0 1 0 1 0 0 0 0 0 1 1 1

22、0 1 1 1 0 0 1 0 0 1 1 1 1 0 0 由表可得 74ls283 的加数低两位的卡诺图，见图a5.11(a)所示。设bcd8421 码输入为dcba，则化简可得10=b = b = d+cb+cad cb ca用 74ls283 和二输入与非门实现的逻辑图见图a5.11(b)。74ls283a3a2a1a0b3b2b1b0c4c0s3s2s1s0dcba00011011100100011110001110dcbab1/b0(a) (b)图 a5.11【 5-11】设计一个多功能组合数字电路，实现表5.1 所示逻辑功能。表中c1，c0为功能选择输入信号； a、b 为输入变量；

23、f 为输出。1、列出真值表，写出f 的表达式；2、用八选一数据选择器和门电路实现。表 5.1 c1c0f 0 0 a+b0 1 ab 1 0 ab1 1 ab解：1. 输出 f 的表达式为001010fc abc abc abc abc c ab2. 用八选一数据选择器和门电路实现逻辑图如图a5.12 所示。图中d0=d3=d4=d7=b；d1=1；d2=0；d5=d6=bffc1c0a1210enmux01 2 3 45 6 7g0774ls151b图 a5.12【 5-12】电路如图5.12(a)所示。1. 写出 l，q，g 的表达式，列出真值表，说明它完成什么逻辑功能。2. 用图 5.1

24、2 (a)、(b)所示电路构成五位数码比较器。abqlg74ls85yaba2a3a1a0b2b3b1b0(ab)i(a) (b) 图 5.12 解：1. 输出函数表达式为labgabqa ba b该电路为一位数码比较器。2. 将一位数码比较器的输出l、q、g 接到 74ls85 的串行输入端即可。【5-14】解：设合格为“ 1” ，通过为“ 1” ；反之为“ 0” 。根据题意，列真值表见表a5.14。表 a5.14a b c f 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 化简可得【 5-13】某汽车驾驶员培

25、训班进行结业考试，有三名评判员，其中a 为主评判员， b 和 c为副评判员。在评判时，按照少数服从多数的原则通过，但主评判员认为合格，方可通过。用与非门组成的逻辑电路实现此评判规定。解：设合格为“ 1” ，通过为“ 1” ；反之为“ 0” 。根据题意，列真值表见表a5.14。表 a5.14a b c f 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 化简可得.fabacab ac【 5-14】分析图 p5.16 所示电路中，当a、b、c、d 只有一个改变状态时，是否存在竞争冒险现象？如果存在，都发生在其他变量为何

26、种取值的情况下？abcdy图 5.14解：由图可知表达式为yacdabdbccd当 b=0 且 c=d =1 时： y=aa当 a=d =1 且 c=0 时： y=b+b当 b=1,d=0 或 a=0,b=d =1 时： y=c+c当 a=0,c=1 或 a=c =1,b=0 时： y=d +d第 6 章触发器【6-1】 已知由与非门构成的基本rs 触发器的直接置“0”端和直接置 “1”端的输入波形如图 6.1 所示，试画出触发器q 端和q端的波形。rdsdqq图 6.1 解：基本 rs 触发器 q 端和q端的波形可按真值表确定，要注意的是， 当dr和ds同时为“ 0”时， q 端和q端都等于

27、“ 1” 。dr和ds同时撤消，即同时变为“1”时， q 端和q端的状态不定。见图6.1（b）所示，图中q 端和q端的最右侧的虚线表示状态不定。rdsdqq不定状态图6.1（b）题 6-1 答案的波形图【6-2】触发器电路如图6.2(a)所示，在图 (b)中画出电路的输出端波形，设触发器初态为“0”。qqrdsddsdqqr(a) (b) 图 6.2 解：此题是由或非门构成的rs 触发器，工作原理与由与非门构成的基本rs 触发器一样，只不过此电路对输入触发信号是高电平有效。参照题6-1 的求解方法，即可画出输出端的波形，见图6.2(c)。dsdqqr不定状态图 6.2(c) 【6-3】试画出图

28、6.3 所示的电路，在给定输入时钟作用下的输出波形，设触发器的初态为 “0”。c11j1krsq“1”cpyzcp图 6.3解：见图 6.3(b) 所示，此电路可获得双相时钟。qqcpyz图 6.3(b) 【6-4】分析图 6.4 所示电路，列出真值表，写出特性方程，说明其逻辑功能。qqdcp图 6.4 解：1真值表 (cp=0 时，保持； cp=1 时，如下表）dnqnqn+1 0 0 0 0 1 0 1 0 1 1 1 1 2特性方程qn+1=dn3该电路为锁存器（时钟型d 触发器）。cp=0 时，不接收d 的数据； cp=1 时，把数据锁存，但该电路有空翻。【6-5】 试画出在图6.5

29、所示输入波形的作用下，上升和下降边沿jk 触发器的输出波形。设触发器的初态为“0”。cpjk图 6.5解：见图 6.5(b)所示。cpjkcpjkqq图 6.5(b) 【6-6】试画出图p6.6(a)所示电路，在图6.6(b)给定输入下的q 端波形，设触发器初态为“0”。c11j1kcpdqcpdqq(a) (b) 图 6.6 解：见图 6.6(b)所示。cpdq图 6.6(b) 【6-7】根据特性方程，外加与非门将d 触发器转换为jk 触发器，应如何实现？若反过来将 jk 触发器转换为d 触发器，应如何实现？解：j-k 触发器特性方程n 1nnqjqkqd 触发器特性方程n 1qdd 触发器

30、转换为j-k 触发器nnnndjqkqjqkq如图 6.7（ a）所示。j-k 触发器转换为d 触发器jd，kd如图 6.7（b）所示。（a）（b）图 6.7 【6-8】电路如图6.8(a)所示，触发器为维持阻塞型d 触发器，各触发器初态均为“0”。1在图 (b)中画出 cp 作用下的q0q1和 z 的波形；2分析 z 与 cp 的关系。c11dqcpc11drqqzq0q1ff0ff1cpq0zq1(a) (b) 图 6.8 解： 1、cp 作用下的输出q0q1和 z 的波形如下图；2、z 对 cp 三分频。zcpq1q2z【6-9】电路如图6.9(a)所示，试在图(b)中画出给定输入波形作

31、用下的输出波形，各触发器的初态均为“0”；根据输出波形，说明该电路具有什么功能？c11dqcpac11dqfff0ff1(a) cpaf(b) 图 6.9 解：输出波形图见图6.9(c) cpaf图 6.9(c) 【6-10】电路如图6.10 所示，试在图 (b)中画出给定输入波形作用下输出端q0和 q1的波形，设各触发器的初态均为“0”。c11drqqac11dqqcpff0ff1q0q1cpq0aq1(a) (b) 图 6.10 解：输出波形图见图6.10(c) cpbca图 6.10(c) 【6-11】电路如图6.11 所示，试在图 (b)中画出给定输入波形作用下输出端q0和 q1波形，

32、各触发器的初态均为“0”。q0ac11j1krqcpc11j1kqq“ 1”“ 1 ”q1ff0ff1aq0q1cp(a) (b) 图 6.11解：见图 6.11(b)所示。该电路a 输入每出现一次下降沿，q1端就输出一个宽度等于时钟周期的脉冲。aq0q1cp图 6.11(b)第 7 章 时序逻辑电路【7-1】已知时序逻辑电路如图7.1 所示，假设触发器的初始状态均为0。(1 )写出电路的状态方程和输出方程。(2) 分别列出x=0 和 x=1 两种情况下的状态转换表，说明其逻辑功能。(3) 画出 x=1 时，在 cp 脉冲作用下的q1、q2和输出 z 的波形。1j1kc11j1kc1q1q2c

33、pxz1图 7.1解：1电路的状态方程和输出方程n1n2n11n1qqqxqn2n11n2qqqcpqqz212分别列出x=0 和 x=1 两种情况下的状态转换表，见题表7.1 所示。逻辑功能为当 x=0 时，为 2 位二进制减法计数器；当x=1 时，为 3 进制减法计数器。3x=1 时，在 cp 脉冲作用下的q1、 q2和输出 z 的波形如图7.1(b)所示。题表 7.1 cp1q2qz图 7.1(b) 【7-2】电路如图7.2 所示，假设初始状态qaqbqc=000。(1) 写出驱动方程、列出状态转换表、画出完整的状态转换图。(2) 试分析该电路构成的是几进制的计数器。1j1kc11j1k

34、c11j1kc1qaqbqccp11图 7.2解： 1写出驱动方程1aakjncnabbqqkjnbnacqqjnacqk2写出状态方程na1naqqnanananancna1nbqqqqqqqncnancnbna1nbqqqqqq3列出状态转换表见题表7.2，状态转换图如图7.2(b)所示。01253746图7.2(b)表7.2状态转换表cpnanbcqqq0 0 0 01 0 0 12 0 1 03 0 1 14 1 0 05 1 0 16 0 0 0n4由 ffa、ffb和 ffc构成的是六进制的计数器。【7-3】在二进制异步计数器中，请将正确的进位端或借位端（q 或q）填入下表x=0

35、x=1 q2q1q2q1 0 0 0 0 1 1 1 0 1 0 0 1 0 1 0 0 0 0 触发方式计数器类型加法计数器减法计数器上升沿触发由（）端引出进位由（）端引出借位下降沿触发由（）端引出进位由（）端引出借位解：题表 7-3 下降沿触发由 q 端引出进位由q 端引出借位触发方式加法计数器减法计数器上升沿触发由q 端引出进位由q端引出借位【7-4】电路如图7.4(a)所示，假设初始状态q2q1q0=000。1. 试分析由ff1和 ff0构成的是几进制计数器；2. 说明整个电路为几进制计数器。列出状态转换表，画出完整的状态转换图和cp 作用下的波形图。1j1kc11j1kc11j1kc

36、1cpff1ff2ff0cpq 0q2q1(a) (b) 图 7.4 解：1、由 ff1和 ff0构成的是三进制加法计数器（过程从略）2、整个电路为六进制计数器。状态转换表（略），完整的状态转换图和 cp 作用下的波形图如下图。cpq0q1q2707312564【7-5】某移位寄存器型计数器的状态转换表如表7.5 所示。请在图7.5 中完成该计数器的逻辑图，可以增加必要的门电路。要求：写出求解步骤、画出完整的状态转换图。（q3为高位）表 7.6 cpq3q2q1q00 0 0 0 0 1 1 0 0 0 2 1 1 0 0 3 1 1 1 0 4 0 1 1 1 5 0 0 1 1 6 0 0

37、 0 1 7 0 0 0 0 1dc11dc11dc11dc1q3q2q1q0图 7.5解：(1) 根据状态转换表画次态卡诺图，求出状态方程。00011110010001100000000011110011100111 n1qn0qn3qn2qn+13qn+12q1q0qn+1n+1n+1nn310qq q；n + 1n23qq；n+1n12qq；n + 1n01qq(2) 由状态方程写驱动方程。nn310dq q；n23dq；n12dq；n01dq(3) 验证自启动，画完整状态转换图。电路可自启动。1208147319112135615104(4) 电路图如下图。1dc11dc11dc11d

38、c1q3q2q1q0cp【7-6】 在图 7.6(a)所示电路中， 由 d 触发器构成的六位移位寄存器输出q6q5q4q3q2q1的初态为010100，触发器ff 的初态为0，串行输入端dsr=0。请在图 7.6 (b)中画出 a、q及 b 的波形。移位寄存器cpabd6q1dsrcpq1j1kc1(a) (b) 图 7.6解：波形图如图7.6(b)所示。cpaqb图 7.6(b) 【7-7】分析图 7.7 所示电路，说明它们是多少进制计数器？1qd74ls161rcoqcqbqaetepdcbacrldcpcp1qd74ls161rcoqcqbqaetepd cba crldcpcp111(

39、a) (b) 图 7.7解：图(a)，状态转换顺序qdqcqbqa=01234560，是 7 进制计数器；图(b)，qdqcqbqa=67891011121314156，是 10 进制计数器；【7-8】分析图 7.8 所示电路的工作过程1.画出对应 cp 的输出 qaqdqcqb的波形和状态转换图（采用二进制码的形式、qa为高位）。2. 按 qaqdqcqb 顺序电路给出的是什么编码？3. 按 qdqcqbqa顺序电路给出的编码又是什么样的？qqcqdqab74ls90cpacpbpcr0(1)r0(2)s0(1)s0(2)图 7.8 解：1 状态转换图为0001001000110100000

40、0110010111010000110002 按qaqdqcqb 顺序电路给出的是5421 码。3. 按 qdqcqbqa顺序电路给出的编码如下00000010010001101000 000100110101011110010000【7-10】 试用 2 片 4 位二进制计数器74ls160 采用清零法和置数法分别实现31 进制加法计数器。解：答案略。【7-9】图 7.9 为由集成异步计数器74ls90、74ls93 构成的电路，试分别说明它们是多少进制的计数器。qqcqdqab74ls93cpacpbpcr0(1)r0(2)qqcqdqab74ls90cpacpbpcr0(1)r0(2)s

41、0(1)s0(2)(a) (b) qdqcqbqacpbcpar0(1)r0(2)74ls93cpqdqcqbqacpbcpar0(1)r0(2)74ls93(c) 图 7.9 解 ：图(a)，状态转换顺序qdqcqb=0120，是 3 进制计数器；图(b)，状态转换顺序qdqcqb=01230，是 4 进制计数器；图(c)，是 37 进制计数器。【7-11】图 7.12 所示为一个可变进制计数器。其中74ls138 为 3 线/8 线译码器，当s1=1且032ss时，进行译码操作，即当a2a1a0从 000 到 111 变化时，71 yy依次被选中而输出低电平。 74ls153 为四选一数据

42、选择器。试问当 mn 为各种不同取值时，可组成几种不同进制的计数器？简述理由。y0y1y2y3y4y5y6y7e3e2e1b0b1b2d0d1d2d3a0a1sl74ls13874ls1531j1kc11j1kc11j1kc11j1kc1cp1q1q2q3q4rrrr图 7.11解：4 个 jk 触发器构成二进制加法计数器，当计数到q4q3q2q1=10000 时，74ls138 满足使能条件，对 q3q2q1的状态进行译码，译码器的输出y 经过 4 选 1 数据选择器74ls153，在mn的控制下，被选中的y 信号，以低电平的形式对计数器清零。不同的mn即可改变图 7.11 所示电路的计数进

43、制，具体见下表。m n 进制0 0 八0 1 九1 0 十四1 1 十五第 8 章存储器【8-1】 填空1按构成材料的不同，存储器可分为磁芯和半导体存储器两种。磁芯存储器利用来存储数据；而半导体存储器利用来存储数据。两者相比，前者一般容量较；而后者具有速度的特点。2半导体存储器按功能分有和两种。3rom 主要由和两部分组成。按照工作方式的不同进行分类， rom 可分为、和三种。4某 eprom 有 8 条数据线， 13 条地址线，则存储容量为。5dram 速度sram ，集成度sram 。6 dram 是ram ， 工作时（需要，不需要）刷新电路；sram 是ram ，工作时（需要，不需要）刷

44、新电路。7. fifo 的中文含义是。解：1正负剩磁，器件的开关状态，大，快。2rom ，ram 。3地址译码器，存储矩阵，固定内容的rom 、 prom ，eprom 三种。42138。5低于，高于。6动态，需要；静态，不需要。7先进先出数据存储器。【8-2】图 8.2 是 164 位 rom ，a3a2a1a0为地址输入， d3d2d1d0为数据输出，试分别写出d3、 d2、d1和 d0的逻辑表达式。a3a2a1a0d3 d2 d1 d0地址译码器图 8.2 解：)m(0,5,9,133012,15)m(3,6,9,12100daaddad【8-3】用 16 4 位 rom 做成两个两位二

45、进制数相乘（a1a0b1b0）的运算器， 列出真值表，画出存储矩阵的阵列图。解：图 8.3【8-4】由一个三位二进制加法计数器和一个rom 构成的电路如图8.4(a)所示1写出输出f1、f2和 f3的表达式；2画出 cp 作用下 f1、 f2和 f3的波形（计数器的初态为”0“）cp q2q1q0f1 f2 f3f1f2f3计数器地址译码器cp (a) (b) 图 8.4 解：1013012012012201212011qqfqqqqqqqqqfqqqqqqqf2cp f1f2f3图 8.4（b）【8-5】用 rom 实现全加器。解：八中取一译码器baisicm1m2m3m4m5m6m7m0c

46、图 8.5第 9 章 可编程逻辑器件及verilog 语言【9-1】简述 cpld 与 fpga 的结构特点？解：cpld 采用了与或逻辑阵列加上输出逻辑单元的结构形式；而 fpga 的电路结构由若干独立的可编程逻辑模块组成，用户可以通过编程将这些模块连接成所需要的数字系统。cpld 属于粗粒结构， fpga 属于细粒结构。 cpld 是基于乘积项的可编程结构，而在 fpga中，其基本逻辑单元le 是由可编程的查找表（lut ，look-up table ）构成的，lut 本质上就是一个ram 。【9-2】简述手工设计与pld 设计的流程？解：答：手工设计：第一步，设计电路，画出逻辑图；第二步

47、，选择逻辑元器件。第三步，进行正确的连线。pld 的设计流程：首先根据设计要求写出相应的逻辑表达式，画出设计草图，接着在计算机上利用pld 软件通过原理图输入方式或硬件描述语言（hdl ）输入方式输入逻辑设计描述，经计算机仿真验证后，下载到pld 器件中，最后再通过外部实际输入输出对设计进行验证。【9-3】用 pld 器件实现的电路仿真结果如图9.4 所示，请指出电路的功能。(a) (b) (c) 图 9.4 解：图 p9.4 (a)为二选一数据选择器，图 p9.4 (b) 边沿型 d 触发器， 图 p9.4 (c)为电平触发d触发器。【9-4】verilog 语言程序清单如下，写出电路的逻辑

48、功能，并通过quartusii 进行仿真。module count(out,data,load,reset,clk); output7:0 out; input7:0 data; input load,clk,reset; reg7:0 out; always (posedge clk) begin if (!reset) out = 8h00; else if (load) out = data; else out = out - 1; end endmodule 解：verilog 语言程序清单如下，写出电路的逻辑功能，并通过quartusii 进行仿真。module count(out,

49、data,load,reset,clk); output7:0 out; input7:0 data; input load,clk,reset; reg7:0 out; always (posedge clk) begin if (!reset) out = 8h00; else if (load) out = data; else out = out - 1; end endmodule 【9-5】verilog 语言程序清单如下，写出电路的逻辑功能表，并通过quartusii 进行仿真。module yima(a,en,y); output 7:0 y; input 2:0 a; inp

50、ut en; reg7:0 y; wire 3:0 temp=a,en; always case (temp) 4b0001 : y=8b00000001; 4b1001 : y=8b00000010; 4b0101 : y=8b00000100; 4b1101 : y=8b00001000; 4b0011 : y=8b00010000; 4b1011 : y=8b00100000; 4b0111 : y=8b01000000; 4b1111 : y=8b10000000; default : y=8b11111111; endcase endmodule 解：3 输入 8 输出译码器。仿真波

51、形图见p9.5(a)，仿真电路图见p9.5(b)。(a)仿真波形图(b) 仿真电路图图 9.5 【9-6】verilog 语言程序清单如下，写出电路的逻辑功能表，并通过quartusii 进行仿真。module bianma(y,a); output 2:0 a; input 7:0 y; reg 2:0 a; wire 7:0 temp=y; always case (temp) 8b00000001: a=3b000; 8b00000010: a=3b100; 8b00000100: a=3b010; 8b00001000: a=3b110; 8b00010000: a=3b001; 8b

52、00100000: a=3b101; 8b01000000: a=3b011; 8b10000000: a=3b111; default a=3b000; endcase endmodule 解：8 输入 3 输出编码器。仿真波形图见p9.6(a)，仿真电路图见p9.6(b)。（ a）仿真波形图(b) 仿真电路图图 p9.6 【9-7】用 verilog 写出 60 进制计数器的程序，并进行仿真第 10 章 脉冲产生及变换电路【10-1】试计算图10.1 中单稳态触发器74ls122 的暂稳态时间， rext=10k、cext=100nf。r12345q8697rintcextrext/cex

53、ta1a2b1b2q141311vccgndcextvccrext图 10.1 解：根据图中所给参数，暂稳态时间twtw=0.7rextcext=0.7 10 103 100 10-9=0.7ms 【10-2】图 10.2（a）是由 555 定时器构成的单稳态触发电路。1.简要说明其工作原理；2.计算暂稳态维持时间tw3.画出在图10.2（b）所示输入ui作用下的uc和 uo的波形。4.若 ui的低电平维持时间为15ms，要求暂稳态维持时间tw不变，应采取什么措施？+5vr9.1k12345678555iu0.01 f1 fucuo(a) （b）图 10.2 解：1、工作原理（略） ；2、暂稳

54、态维持时间tw=1.1rc=10ms；3、uc和uo的波形如下图：uouctttui(m s)(m s)(m s)5 10 25 30 45 503.33v4 若ui的低电平维持时间为15ms，要求暂稳态维持时间tw不变，可加入微分电路【10-3】图 10.3（a）为由 555 定时器和 d 触发器构成的电路，请问：1555 定时器构成的是那种脉冲电路？2在图 10.3（b）中画出 uc、 u01、u02的波形；3计算 u01和 u02的频率。uottt(ms)(ms)(ms)5 10 25 30 45 50uiuc5v+5v15k0.01 f12345678555cpdqq0.1 f15ko

55、tototucucuo1uo1uo2uo2（a）（ b）图 10.3 解：1、555 定时器构成多谐振荡器2、uc, uo1, uo2的波形ucuo1uo2ttt1.67v3.33v3、uo1的频率 f1=1074501316.hzuo2的频率 f2=158hz【10-4】由 555 定时器构成的电路如图10.4 (a)所示，其中cc5vv、s4vu。回答下列问题：1. 说明由 555 定时器构成的电路名称。2. 如果输入信号ui如图 10.4 (b)所示，画出电路输出uo的波形。vccuo12345678555uiusttoo54321ui / vuo / v(a) (b) 图 10.4 解

56、：1. 该电路为555 定时器构成的施密特触发器。.(3 分) 2. 由电路图可知，电路的阈值电压为th1s4vuuth 2s12v2uu在给定输入ui信号条件下，电路输出uo的波形如图10.4(b)所示。 .( 3 分) ttoo54321ui / vuo / v5v图 10.4(b) 【10-5】由 555 定时器构成的施密特触发器如图10.5（ a）所示。1在图（ b）中画出该电路的电压传输特性曲线；2如果输入ui为图（ c）的波形；所示信号，对应画出输出uo的波形；3为使电路能识别出ui中的第二个尖峰，应采取什么措施？4在 555 定时器的哪个管脚能得到与3 脚一样的信号，如何接法？+

57、6vuoc123456785555ui（a）ui (v) 2 4 6246 uo(v)tt4v2vuiuo（b）（c）图 10.5 +6vuoc123456785555ui 2 4 6246iuv/ou4v2vouiutt(c)(a)(b)000v/v/v/图 10.5(b) 解：1见图 10.5(b)所示。2. 见图 10.5(c)所示。3. 为使电路能识别出ui中的第二个尖峰，应使5 脚接 3v 左右控制电压，降低阈值。4. 7 脚，在7 脚与电源间接上拉电阻。【10-6】 由 555 定时器构成的电子门铃电路如图10.6 所示，按下开关s 使门铃 y 鸣响，且抬手后持续一段时间。1. 计

58、算门铃鸣响频率；2. 在电源电压vcc不变的条件下，要使门铃的鸣响时间延长，可改变电路中哪个元件的参数？3. 电路中电容c2和 c3具有什么作用？c123456785554.7k4.7k0.1f0.0 1 f2c1r2r1vccr3c4c3100 fys图 10.6 解：1. 已知 555 定时器构成多谐振荡器，门铃振荡频率为121111.01khz0.7(2)ftrrc2. r3和 c4构成放电回路，使两个参数增大，可延长放电时间常数34r c。3. 电容 c2具有滤波作用，抑制电源中的高频干扰；电容 c3具有“通交流、阻断直流”作用。【10-7】 图 10.7 为由两个555 定时器接成的

59、延时报警器，当开关s 断开后，经过一定的延迟时间 td后扬声器开始发出声音。如果在迟延时间内闭合开关，扬声器停止发声。在图中给定的参数下，计算延迟时间td和扬声器发出声音的频率。+5v1m0.01 f123456855510f123456785555k15k0.01 fs+5v0.01 f图 10.7 解：延迟时间d1.111strc扬声器发出声音的频率1221110k hz0.7(2)ftrr c第 11章 数模与模数转换器【11-1】填空18 位 d/a 转换器当输入数字量只有最高位为高电平时输出电压为5v,若只有最低位为高电平，则输出电压为。若输入为10001000，则输出电压为。2a/d 转换的一般步骤包括、和。3已知被转换信