第6章组合逻辑电路设计实践(2).

1、5.7多珞复用春多路复用器(multiplexer)是一种数据开关，它将兀个数据源之一的数据连接到其输出端。在典型的商用多路复用器中,腮=124,8,16, = 124；$个输入用于选 择个数据源，所以 5= riogytj ;使能 输入 EN允许多路复用器工作，当 EN = 0 时，所有输出为 0 5.7A 标准 MSI 多路复用器74x151 8输入 1 位多路复用器，选择输入为 C、B. A,其中 C 是最 高有效位；对多路复用器输出可以写出一般 逻辑等式：iY = XEN-M(-iDjEN_LcBAYY_L1XXX010000DODO0001D1DV(I0I0D2D2 (1011D3D

2、30100D4D4 0101D5D5 0110D6D6*0111D7D7*ENvA10R9c4DO3izv DII2no1naISwvD4M13nA12D7表 5-34 8 输入 1 位多路复用来 74x151 的真值丧笹入怡出74x151使能输入 ENJL 低电平有效；输出为 Y 及 Y_I“Y=EN L C B A D0+EN V C B A Dl+.+EN U C B A D774x157 2输入4位多路复用器。其中选择输入为&使能输 入低电平有效。表 535 2 输入 4 位多路夏用為 74x157 的頁值表愉入输岀G_LS 1Y2Y3丫4YIX0000001A2A3A4A0I

3、1B2B3B4B74x1572A2B3A3B4A4874x1534 输入 2 位多路复用器，具有分开的 1 位使能输入(1G 2G)o繪入輸岀1G.L2G_LBA1Y2Y000(ICO2C000011C12C1001()1C22C200111C32C301001C0001011C1001101C2001111C30I00002C0I00102C1I01(102C2I01102C3I1XX00表 936 4 输入 2 位多路夏用器 74x153 的頁伯表74x153IY2Y有些多路复用器带三态输出，这种多路复用器的使 能输入不是迫使输出为0,而是迫使输出为高阻态。例如，74x251同74x151

4、在管脚引线和内部逻辑设计 上都一样。当使能输入无效时，74x251迫使输出为高阻 态而不是无效.类似地，74x253和74x257是74x153和74x 157的三态 版本。5-7.2 扩展多路复用器多路复用器可用于扩展输出的数目。假设要实现一个 8 输入、16 位输出的多路复用器，这个复用器 可用 16个 74x151 多路复用器或尊效的 ASIC 单元实现,多路复用器还可扩展数据源的数目。假设要实现一个 32 输入、I 位的输出多路复用器，图 5 66 显示 了一种构建方法它需 5 个选择位(XA4-XA0),其中两个最高选 择位通过用一个2 4 译码器(1/2 74x139)选择 4 个

5、 74x151 多路复 用器中的一个；三个低选择位将 74x151 的 8 个数据源之一连接至 输出端.5 7 3 多路复用器、多路分配器及总线多路复用器可以用于选择发往总线的兀个数据源之一， 即从多路信号中选择一路信号输出。多路分配器可以用于把总线数据送到加个目的地之一. 即将总线数据传送到所选择的输出端口。图 M7 驱动总线的多跄复月亦和接收烷线的多路分配骞（2 开关等效 ib）4H 图符号耗多路复用器和多路分配器的关系完成对多路数据的选择与分配，在公共传输线上实现多路数据的分时传BUS送。选择输入A An数据输入 DoD| D2D3输出w0 0Do 4 4D（）0 1n e1 04)4)

6、D24)I 人1 1e e e D36SRCZSRCSEL多路复用磊SRCASRC8SRCCBUS多路分氐赭DSTSELDSTADSTBDSTCDSTZSRCSEL冬推分DSTB-DSTC多路分配器的功能恰好与多路复用器的功能相反。b位、死输出的多路分配器,其有个数据输入、$个选择输入中的输出等于数据输入，其它输出均为0。带使能输入的二进制译码器可以用做多路分配器。译码器的使能输入连于数据线，其选择输入决定用数据位去驱动哪一条输出线，其余的输出线无效。图 56X 2-4 二进制译码爲用 f| I 位、4 输出多路分配為74x139 可以用做 1 位、4 输出多路分配器，74x138 可以用做

7、1 位、8 输出多路分配器。b 位数据输入选择死=2、个b位数据!B出集合=。在正常操作中，被选SRCDATA_L -Q GYO Y1DSTSELO - AY2DSTSEL1 - BY3GvolY1 kAY? rBn=2?=4 个 b 位数据2-to-4 decoderSRCDATA -DSTSEL0-DSTSEL1 -DST0DATADST1DATADST2DATADST3DATA1/2 74x139O- DSTODATA.LO DST1DATA.LO- DST2DATA_LO- DST3DATA_LDSTSEL0DSTSEL11/2 74x139SRCDATA_LDSTODATA.LDST

8、1DATA.LDST2DATA_LDST3DATA_LY0=A B5G即DSTODATA_L,=SRCDTA_L,DSTSEL0,DSTSRLFDST1DATA_LSRCDTA_I；DSTSELO, DSTSRL1DST2DATA_L,=SRCDTA_L,DSTSELO DSTSRL19_DSTJDATJLSRCDTALZJlSTSELaJiSTSRLl_（AB=00时，输出Po为输入SRCDATA_L的值，Y1,Y2,Y3均为0）5.7.5 用 VHDL 实现多路复用器用 VHDL 描述多路复用器是非常容易的.口用 SELECT 语句实现多路复用器的数据流描述.library IEEE;us

9、o IEEE.stdlogic.1164.all;entity nux4in8b isport (S: in STD.LOGIC.VECTOR D: In STD.LOGIC.VECTOR (1 to 8); Data bus input Y: out STD_LOGIC.VECTOR (1 to 8) Data bu6 output)；end mux4in8b;architecture mux4infib ol mux4in8b1Bbeginwith S select Y U1) when others; - this creates an 8*bit vector of U1find nu

10、T4inRb:用 CASE 语句实现多路复用器的行为描述。表 543 4 卅入 8 位多鬼复用器的行为结构休architecture mux4in8p of mux4indb is beginprocess(S, A, BfC, D)begincaae S1Bvhen*00Y Y Y Y Y U；- 8-bit vector offUfend case; end process;end mux4in8p;在多路复用器 VHDL 程序中定制选择标准是非常容易的。library IEEE;use IEEE.etd.logic.1164.all;entity Dix4in3b ispert (S:

11、in STD.LOCIC-VECTOR (2 downto 0); Select inputs, 0-7 ABACADABA. D C. 0: in STD.LOGICVECTOR (1 to 18); Data buo inputsY: out STD_LOGIC_VECTOR (1 to 18) Data bus output) )；end mux4in3b;architecture mux4in3p o mux4in3b isbeginproces8( (StK9BtCtD)variable i: INTEGER;begincase S iswhen ”000- IH010BIM100n

12、IH110- = Y Y Y Y Y U)； 18-blt vector of U*end case;end process;and mux4in3p;5.8 异或门和奇借校捡电琢5.&1 异或门和异或非门异或(XOR)门是2输入门，如果其2个输入不同，则输出为1。它的逻辑表示式为：XY = X Y + X Y异或非(XNOR)门与异或门的运算相反，如果其2个输入相同, 则输出为I。它的逻辑表示式为tXQY = X,Y,-X Y表 5-45“异或”函数和“异或非”噩数的真值表XY(XY)rXY(XOR)(XNOR)000I0I101“异或非”和“异或”运算的性质:1“异或非”逻辑和“异

13、或”互补，“异或非”也称作“同A0B=(A B)*A觀=(A2 0和为对偶符号：如:F=AB+B (CD)+ADFD=(A+B) B 0(C+D) (A+D)3交换律结合律AB=B AA 1-水LJ1DO 8EVENODDREADWRITEDINODOUTODIN1DOUT1DIN2DOUT2DIN3DOUT3DIN4D0UT4DIN5D0UT5DIN6DOUT6DIN7DOUT7PINPOUTOO13DO24DO35DO46DOS7DO6BDO79DOOG1G2A1Y1A2Y2A3Y3A4Y4A5Y5A6丫6A7Y7A8Y8ieDOU4图76&位存储系统的奇偶楼瞪牛成和校验应用二：奇

14、偶校验电路与纠错码起使用，实现检错.纠错。oun：774x280DU7 8DU5 0UW 2DU1 ”12DU7 8OOS 0U3 2DU2石1213EVENODDNOEAROR.LDU7 8DUO gDU5 WDW十74x280EVENODDU2DV28 DC L374x13812111C5 OC.L6DCJ4V.7DC_L1 r Din E1 L2DUS 2E3 L 974x88DC_L2 ;for j in 2 to 9 loopif I(j) 111then p :- not p; end if; end loop; ODD - p;EVEN ；nd V74x280;architect

15、uro V74x280s of V74x280 is component vxor3port (A. B. C: in STD_LOGIC; Y: out STD.LOGIC); end component;signal Yl. Y2, Y3, Y3N: STD.LOGIC;beginUl: vxor3 portmapI.1(3),yi）；U2:vxor3 portsap,1(6)fY2);U3:vxor3 portnap ,IC8),1(9), Y3);Y3N not Y3;U4: vxor3 portmap Y3 ODD);U5:vxor3 portmap Y1, Y2 ,Y3N ,EVE

16、N);end V74X280B;表5-49汉明纠错的行为VHDL程序library IEEE;use IEEE.6td.logiC.l164.all; use IEEE.8td.loglC.une igned.all;entity hamcorr is port CDU: IN STD_LOGIC.VECTOR Cl to 7); DC: OUT STD.LOGIC.VECTOR 1 to 7); NOERROR: OUTSTD.LOGICreturn(SYN);ond syndrotne;procves (DU) variable i: INTEGER;beginDC - DU;1 :- C

17、ONV_IWTEGER(syndroQe(DU);if 1 = 0 then NOERROR M1;Oise NOERROR = O ; DC；endhascorr;function syndrome CD: STD-LOGIC_VECTOR) returnSTD.LOGIC.VECTOR is variable beginSYN(O SYN(l)SYN(2)SYN: STD.LOGIC_VECTOR (2 dovnto 0);:-D:-D(2):-D(4)xor D(3) xor D(5) xor xor D(3)xor D(6) xor xor DC5) xorD(6) xorD(7)；D

18、(7)；D(7)；比较器( (comparator)是比较2个二进制字并指示它们 是否相等的电路。数值比较器( (magnitude comparator)是将其输入字解 释为有符号或无符号数，并指出字之间的算术关系(大 于或小于)的电路5.9.1 比较器结构口异或门和异或非门可以被视为1位比较器。口4个异或门的输出相“或”就能生成4位比较器.口如有足够多的异或门和宽度足够的或即可搭建任意输入如果任一输入位对(Ai和Bi, i=O,l ,2,3)不同，则DIFF输出就有效位数的比较器。(b)V4 74x86一U1OFF74x86B3 2/x图5 7*采用X”的比较器(町I位比较器小)4位比较器

19、592 迭代电路迭代电路包括个相同的模块；每个模块均有主输入和主输出.级 联输入和级联输出；最左边的级联输入称为边界输入，在多数迭代电 路中，它被接入固定的逻辑值；最右边的级联输出称做边界输出，它 通常提供重要的信息。主皱入主縊岀图5为 达代纟且合电路的一玻结构迭代电路非常适合于能用简单的迭代算法解决的问题：1）置co为其初值且置i为0。2）用G和Ph确定POi和q+i的值。3递增人4如果返回第2步在迭代电路中，使用分开的组合电路对每个i值执行步骤2,所以步骤24的循环是“摊开”的4位比较器74x85和4位加法器74x283都是MSI电路的 例子，在较大的迭代电路中，它们可以用做单独的模块。5

20、.93 迭代比较器电路可以逐步逐位地对2个兀位数值X和Y进行比较，在每一步用单个位EQ,跟踪迄今是否所有的位对都相等:1）置EQ“为I且置i为（K2）如果EQ,= 1且X,和匕相等，置EQ屮为1,否则置EQ阳为0。3）递增人4）如果iv/t,返回第2步。一位数值比较器,其真值表如下ABF1(AB)F2(AB)F3(A=B)00001010101010011001F1=ABF2=A5B中间函数F3=A9B,+AB=(AB)9(b)X0 Y0X1 Y1X2 Y2X YEgJ EQ|CMEOO空图0X0达代比较电路迭代比较电路相对并行比较器，速度要慢些。因此.在实际设计中.采用类似4位比较器74诣5

21、和4位加法器74x283模块，使用的多半是每次处理多位的迭代电路。四位数值比较器F A=BFABA=B ABBo A B) + (A三B)AGTBINAEQBOUT = (A=B)AEQBINALTBOUT=(A Q7 0,则 PGTQ.L 有效不同于 74*85, 74x682 没有级联输入;没有提供“小于”.“大于” 输出。然而，任何需要的条件（包耘和 N）,能被表示为 PEQQ_L 和 P GTQ_L 输出的函数匚.1 MBQY4 T B46VXD2XD310YP 图 52 采用 3 片 74x85 构成的 12 位比较器JDLTV4图“3 X 位比较器 746X2 的传统逻辎符号74*

22、6822?131416卫ie从图5-84刘立比较器7彳x 6 8 2的辑图知PGTQ_L二R7+R6+.+R0二R7, -R6* . RCTR7二Q7，P7若Q7P7贝IJQ7 P7二10R7二Q7 .P7二10二0PGTQ_L二R7-R6, . RCT二0有效知QP要使R7=0成立，Q7 P7有三种输入组合，但Q7=P7的情况反映在S7,即在Q7=P7时， 再比较次高位Q6P6的人小，S7=Q7P7-Q7QP7,当Q7P7为00或11时，S7=l,将R6的与门打开，输岀为Q6和P6比较的结果Q7P7 R7000011100110PNEQ=PEQQ,tl|JPNEQ=i,衣示 P=QPEQQ=

23、(PEQQ,),=PEQQ,占眼 Jh 寺亍 PF-PGTQ=(PGTQ,),=PGTQ=1,表示 PQPGEQ=PEQQ+PGTQ=1,农示 PNQPLEQ=PGTQ,=0,表示 PQ, 即 PLEQ= 1,表示PSQPLTQ二 PEQQ，+PGTQ-0,表示 PNQ,即 PLTQ=1,表示 PVQ5.9.65.9.6用 VHDL 实现比较器对于所有内置类型” VHDL 都有比较操作符.相等（=） 和不等（/=）操作符适用于所有类型;对于数组和记录类型. 操作数必须具有相同大小和结构，且操作数是一个分量接一个 分量进行比较的.VHDL 的其他比较操作符（、=、=）只适用于整型、枚举类型（如S

24、TD_LOGIC）和一维枚举或整型数组。由此可知，内置比较操作符是对类型为 BIT_VECTOR 或STD_LOGIC_VECTOR 的等长数组进行比较，并且表示为无符 号整数-PNEQ74x04PEQQ74x04PGTQPGEOPLEQ图 J 从-4X682出得到的狂术糸件表 550 刘 8 位九符号整数进行比较的行为 V HDL 程序library IEEE;use IEEE.std_logic_1164 all;entity vcompare isport (A, B: in STD.LOGIC.VECTOH (7 dovnto 0);EQ, NE, GT, GE, LT, LE: out STD.LOGIC)；end vcomparc;architecture vcomparjarch of vcompare isbeginprocess (A, B)beginEQ - O ; NE - O ; GT - 9 ； GE *0 ； LT = 01; LE -f0r; if A B then EQ -111; endIf;if A /- B then NE B then GT = B then GE = I1; end if；if A B then LT =111； end if;if A rnnmBOUtf;TJS9MEDI 0IGKOI)