EDA实验报告-实验3计数器电路设计(DOC)

1、暨南大学本科实验报告专用纸 课程名称 EDAEDA 实验 _ 成绩评定 _ 实验项目名称 计数器电路设计 指导教师 _ 实验项目编号_03_03 _ 实验项目类型 验证 实验地点 B305B305 学院 电气信息学院 系 _ 专业 物联网工程 组号： A6A6 _ 一、 实验前准备 本实验例子使用独立扩展下载板 EP1K10_30_50_100QC208（芯片为 EP1K100QC208）。 EDAPRO/240H实验仪主板的 VCCINT跳线器右跳设定为 3.3V ； EDAPRO/240H实验仪主 板的VCCIO跳线器组中“ VCCIO3.3V ”应短接，其余 VCCIO均断开；独立扩展下

2、载板 “ EP1K10_30_50_100QC208 ”的VCCINT 跳线器组设定为2.5V ；独立扩展下载板 “ EP1K10_30_50_100QC208 ”的VCCIO跳线器组设定为 3.3V。请参考前面第二章中关于 “电源模块”的说明。 二、 实验目的 1、 了解各种进制计数器设计方法 2、 了解同步计数器、异步计数器的设计方法 3、 通过任意编码计数器体会语言编程设计电路的便利 三、 实验原理 时序电路应用中计数器的使用十分普遍， 如分频电路、状态机都能看到它的踪迹。计数 器有加法计数器、可逆计数器、减法计数器、同步计数器等。利用 MAXPLUSII已建的库 74161、74390

3、分别实现8位二进制同步计数器和 8位二一一十进制异步计数器。输出显示 模块用VHDL实现。 四、 实验内容 1、 用74161构成8位二进制同步计数器（程序为 T3-1）； 2、 用74390构成8位二一一十进制异步计数器（程序为 T3-2）； 3、 用VHDL语言及原理图输入方式实现如下编码 7进制计数器（程序为 T3-3）： 0, 2, 5， 3， 4, 6， 1 五、 实验要求 学习使用Altera内建库所封装的器件与自设计功能相结合的方式设计电路， 学习计数器 电路的设计。 六、 设计框图 首先要熟悉传统数字电路中同步、异步计数器的工作与设计。在 MAX+PLUS II中使用 内建的7

4、4XX库选择逻辑器件构成计数器电路，并且结合使用 VHDL语言设计转换模块与 接口模块，最后将74XX模块与自设计模块结合起来形成完整的计数器电路。 并借用前面设 计的数码管显示模块显示计数结果。 74161构成8位二进制同步计数器（程序为 T3-1 ） 模块说明： 采用了两个74161计数器，一个用来作为低位计数， 另一个作为高位计数器。 开关（4位二路开关）模块用于将计数器输出的数据分路切换为 据格式。字形码转换模块调用前面实验所设计的模块。 八、实验电路连线 原理 . （程序为T3-1 ） 数据总线 LED数码管显示所需要的数 8位二进制同步计数器原理图 E:为独立扩展下载板上第 90脚

5、，应接“数码管段位引线”接线组“ KPL_AH ”的E F:为独立扩展下载板上第 92脚，应接“数码管段位引线”接线组“ KPL_AH ”的F G :为独立扩展下载板上第 93脚，应接“数码管段位引线”接线组“ KPL_AH ”的G SEL0 :为独立扩展下载板上第 69脚，为数码管的位选扫描信号，接信号接线组 “DS1-8A(T) ”的SSO引线插孔。SS1、SS2接地(即在电源引线插孔组 GND孔处)。 RESET:为独立扩展下载板上第 68脚，应接“多功能复用按键 F1-F12 ”信号接线组 “F1_12(T) ”的F9F12的任意一个插孔 CKCNT :为独立扩展下载板上第 70脚，应

6、接时钟信号源接线组 “ CLOCK(T) ”的“FRQ (1821)”引线插孔 CKDSP :为独立扩展下载板上第 79脚即GCLK1 ,应接时钟信号接线组“ CLOCK(T) ” 的“ FRQ (11)”引线插孔 备注：程序 T3-1、T3-2、T3-3的插线均相同，其中 T3-3中CLK与T3-1的CKCNT定 义引脚相同。 使用操作： 8 8 位二进制同步计数器使用操作 demo3topdemo3top： 程序下载以后，在“动态键盘显示模块”的二个数码管 DS8.7A上显示计数值，范围为 00FFH的二位十六进制数，并循环递增计数。 九、波形仿真分析 4 4 为 2 2 路开关选择器模块

7、仿真结果 P TJPC诃 a; 17.22 UJ 厂 包 0 D_IN D_IN :输入 8 8 位数 输出信号：D outD out:根据选择输出高四位或低四位数 波形分析结果 如上图在两个 timebartimebar 之间，seisei 为高电平输出了 D_IND_IN 的低四位数，在两个 t timebar imebar 两边 seisei 为低电平，输出了 D_IND_IN 的高四位，结果正确。 与使用操作 A 为独立扩展下载板上第 86脚， 应接“数码管段位引线”接线组“ KPL_AH B 为独立扩展下载板上第 87脚, 应接“数码管段位引线”接线组“ KPL_AH C: 为独立扩

8、展下载板上第 88脚, 应接“数码管段位引线”接线组“ KPL_AH D 为独立扩展下载板上第 89脚， 应接“数码管段位引线”接线组“ KPL_AH 的 的 的 的 字行码转换模块仿真结果如下图Dw 52 271 n? | -| Pcirte: | 34 98ilriloiwd: | -417.29 rw Star!: | End: | 输入信号： D_IN D_IN :要显示的 4 4 位 2 2 进制数 输出信号： a,b,c,d,e,f,g a,b,c,d,e,f,g : :输出数码管段选 波形结果分析 在上图 timebartimebar 处，输入的 4 4 位 2 2 进制数是 5

9、 5 输出的段码是” 11011011101101 即共阴 数码管对应的数值为 5 5。仿真结果正确。 RESET：清零信号，低电平下重新开始计数。 CKDSP :动态显示数码管扫描频率设定。 CKCNT :计数时钟信号。 中间信号量： DA7.O:用于显示计数模块输出的中间计数结果。 输出信号： AG :数码管7个段位，用于显示计数结果。 波形结果分析： 如图所示，当计数器 DA7.O输出为“16”时，第2个timebar处对应的数码管的段码 为”1111101，即共阴数码管显示对应的值为 6,第3个timebar处对应数码管的段码值为 “0000110”，即共阴数码管显示对应的值为 1,且

10、在DA = 16 0 x时sei的值在0和 之间 不断变化，表明这个时间段选中二个数码管，并显示为“ 16”。其他状态下计数时钟产生的 显示结果值类同。另外 第一个timebar体现了同步计数功能，当 CKCNT为上升沿时计数 器加1。第4个timebar体现异步复位功能，当 RESET为0时立刻复位重新开始计算。 结论：由上述分析所得结果，完全达到实验所需的要求。 CNT4CNT4 单独进行仿真结果 输入信号： EN :使能信号，当EN为高电平时开始计数。 CLK :时钟信号，没一个时钟上升沿，计数加 1。 CLR :复位信号，为低电平时，计数复位。 输出信号： QA，QB, QC, QD

11、:计数输出4位2进制数信号，QA为第一位。 RCO :进位信号，当计数计到 16个数时产生进位，为高电平。 波形结果分析： 第一个timebar，体现了同步计数功能，当 elk为上升沿时开始计数。第二个 timebar体 现进位输出功能，当计数计到 “ 1111时产生进位，RCO为高电平。第三个timebar体现异步 复位功能，CLR信号为低电平时，输出立刻复位为 “0000”第四个timebar体现使能信号只 有为高电平时才计数，低电平保持不变。 结论：仿真结果正确。 对“ demo3Atopdemo3Atop”进行仿真的结果如下:EH CLE CLR 罪 班 QD rLrmrLruirmr

12、LrmnmrLmrmjmmTrmjTrLnhjmjinjinnn mrumrumr - IF n_r rLTLTL厂_TL厂LLLPLPLPI N N n r rLTLL_n_rL 1 1 1 1 1 1 1 ! 1 1 1 1 1 丨丨丨 1 丨 n n n. _iL l _i i _ r i r i i r _ 1 1 1 1 1 _n_ r. 1 Q凹 2.0 X 3.D m 4 0 -L 719124 “ 乜.鱒L対4 ui =2. 5922 HI 3S21 us InletvN 血.B4 us Stall: End X X 输入信号： RESET:清零信号，低电平下重新开始计数。 C

13、KDSP :动态显示数码管扫描频率设定。 CKCNT :计数时钟信号。 中间信号量： DA7.O:用于显示计数模块输出的中间计数结果。 输出信号： AG :数码管7个段位，用于显示计数结果。 波形结果分析： 如图所示， 当计数器 DA7.O输出为“16”时， 第3个timebar处对应的数码管的段码 为”1111101”即共阴数码管显示对应的值为 6,第2个timebar处对应数码管的段码值为 “0000110”，即共阴数码管显示对应的值为 1,且在DA = 16 0 x时sei的值在0和 之间 不断变化，表明这个时间段选中二个数码管，并显示为“ 16”。其他状态下计数时钟产生的 显示结果值类

14、同。另外 第一个timebar体现了同步计数功能，当 CKCNT为上升沿时计数 器加1。第4个timebar体现异步复位功能，当 RESET为0时立刻复位重新开始计算。 结论：仿真结果达到实验要求。 QKi FEET 滲1 CXDSP 朮MI 冠泊 0叫 衬LF 53 禅14 b 得苗 f 59 C c 1413 碍 - - _= - - 厂 yr L6 jTTmrLTWJrLrTnjTunJ - J J OLOLTT - L MillMill LT 1 11 1 46LO4S513 TT Master Tiiria Bai: n口JlJ-Hm 3S21 us InletvN 血.B4 us

15、Stall: End X X 下载硬件调试结果: 顶层文件原理图: OUTPUT CD DA7.O 23 PIN 7p 74161 LDN A DA4 B QA DA5 C QE DA6 D QC DA7 ENT QD ENP RC(” CLRN CLK 仿真结果: DA0 DA1 DA2 DA3 I PIN 79 Er RESET 1INPUT : , vCC PIN 8, CKCNT 1 - L VCC 74161 r LDN A E Q C QE D QC ENT Q ENP RC( ) CLRN CLK inst COUNTER 37 39 )0 )2 )3 CKDSP VCC FF

16、X PRN 1 T Q r| CLRN inst2T INPUT VCC OUTPUT 、SEL0 PIN_69 instl COUNTER =1!is=Jt?s=2=5/=-5r-as;s：, 弭J】 严、- B n n n M n n n 八匚ItIt亠1?1? M M*I*IJ J 齢血盒盛二3535& u“ s. 0 靜 .4 - 7=_T Li ii ix xT Tx xx x 九、实验心得 通过实验，熟悉了 quartus 的硬件仿真步骤，熟悉了分模块仿真的作用和如何在仿真图 上体现出该模块要实现的所有功能，熟悉 8 位二进制同步计数器使用操作。 实验三问题 1、74161

17、 计数器是什么功能的计数器，用专业的词语形容 答：4 位 16 进制异步复位同步置数计数器 2、XSH8_4 的功能？ 答：4 位 2 选 1 多路选择器，从 8 位输入中选择高 4 位或低 4位输出 3、XDELED 模块功能？ 答：段译码模块，把输入的 4 位 2 进制数译码为数码管的段选信号。 4、TFT 是什么模块？作用是什么？ 答： T 触发器，输入上升沿则输出翻转。 5、74161 里的引脚含义以及为什么这么连接， (ABCD 哪个引脚是高位，哪个引 脚是低位？ ENT 、ENP 作用， ENTENPLDN 为什么接高电平 VCC ？而第二个 74161为什么接 RCO ?为什么不

18、把 RCO 进位脉冲接到时钟 CLK 弓 I 脚？ 答： LDN ：控制是否输入预置数的引脚。 ABCD :预置数输入引脚。D 为高位 ENT、ENP:使能端，当 ENT、ENP 同时为高电平时才能计数，一高一 低，保持计数不变。 ENTENPLDN 接高电平 VCC :保持 74161 计数状态，而且不允许置数。 第二个 74161 接 RCO 原因 :当低四位的计数进位时，高四位的计数器 就计数加 1 。不接 CLK 的原因是为了实现两个计数器实现同步计数功 能。 6、74161 里的 RCO 的高电平时间有没可能跨越两个 CKL 时钟周期，为什么？ 答：当第一个计数器计数到” 111 时

19、 RCO 从 0 变成 1 的时候，当下一个时 钟上升沿时， RCO 又变为 0，它的宽度只有一个脉冲的宽度。不可能跨越 2 个 elk。 7、74161 是在 1 1 1 1 的时候产生进位信号还是在 0000 的时候产生进位信号？为 什么？ 答:在 1111 的时候产生进位信号，因为数字电路是有延时的，在 1111 时产 生进位时才能保证低四位在下一个 0000 时高四位同时加 1。 8、 DA7.0的输入怎么是断开的？输入从哪里来？ 答:输入从两个 74161 的四个弓脚来， 把它们的弓脚输出的线的名保持一致 就行。这是一种通用的标号方式，为了使线的复杂度降低，使用不能乱命名，必 须与输

20、入的一致。 9 三个电路里均有 T 触发器，作用？ 答: 每一个上升沿的间隔固定了，得出来的 0和 1 的占空比也会固定。使 得数码管第 1 位和第二位的占用时间一样长。 10、第二个电路图芯片 74390 是什么芯片？ 答:双计数器，每个计数器又分为 1 位 2 进制计数器， 3 位 5 进制计数器， 有清零功能，没有置数功。 11、 74390 这么连线实现什么功能？ 答：实现一个异步十进制计数器功能，用一个二进制和五进制， 5 串 2,实 现进位功能，同样的连接了两个，形成了一个两位十进制计数器。 12、 原理图 3，XSB1 的作用？ 答：这是一个有限状态机，分别有七个状态，状态顺序是

21、 0，2, 5, 3, 4, 6，1。 13、 XHB1 的作用？ 答：把输入的 0123456 的顺序变成了 0253461。 14、 XSB1 与 XHB1 有什么区别，他们的输出会一直一致么？ 答：XSB1 是用有限状态机来实现循环置数（0253461）功能。XHB1 是把输 入的 01234567 转化为 0253461 当计数到 7 时保持上一个的输出不变，下一个计 时变为0。他们的输出不一样，因为 XHB1 计数到 7 时还保持上一个输出值不变， 在下一个计数时才返回到 0。它们的计数周期不一样：XSB1 计数周期为 7,XHB1 计数周期为& 15、 CNT4 应该在计数

22、值为“ F”的时候输出进位值，还是在计数值为“ 0”的时 候？ 答：F 时输出进位值，因为数字电路有一定延时，在 F 输出进位，下一个计 数器会在第一个计数器变为 0 是同时计数加 1。这是为了保持两个计数器的同步。 16、 如何看出 CNT4 是异步？ CNT4 的 EN 是否是同步使能？是否体现所有功 能？通过仿真分析 CNT4 是否完美取代 74161 工作？ 答：是否异步复位：当复位信号来时，立刻复位计数值，计数清零。 同步使能：EN 为高电平且 elk 为上升沿时才开始计数。 是否体现所有功能：看是否同步计数、异步复位、进位信号是否正确。 CNT4 完美取代 74161 工作。 17

23、、 从硬件怎么知道发送 SEL0 高电平输入真的显示低四位？ 答：发送高电平时数码管显示低四位，发送低电平时数码管显示高四位。 附件 XSH8_4 代码 library IEEE ; use IEEE .std_logic_1164 .all ; en tity XSH8 4 is port ( D_IN in STD _LOGIC_VECTOR ( 7 downto 0); -2 选 14 位选择器输入信号 SEL in STD. LOGIC ; -8 位输入信号高低位选择信号 D_0UT out STD_LOGIC_VECTOR ( 3 downto 0) -4 为输出信号 ); end

24、XSH8_4 ; -低四位 architecture XSH8 4 arch of XSH8 4 is alias dlow : std logic vector (3 downto 0) is d in (3 downto 0);- alias dhigh std logic vector (3 downto 0) is d in (7 downto 4);- -高四位 beg in process (sel ,D_IN ) begin case sel is when 1 = d out d_out null end case ; end process end XSH8_4_arch x

25、deled 代码 library IEEE ; use IEEE . std_logic_1164 .all ; en tity xdeled is port ( d_in : in STD_LOGIC_VECTOR (3 dow nto 0);-输入 4 位信号 -输出 7 位段选信号 a : out STD LOGIC ; b : out STD LOGIC ; c : out STD LOGIC ; d : out STD_LOGIC ; e : out STD LOGIC ; f : out STD LOGIC ; g : out STD_LOGIC ); end xdeled ; architecture xdeled of xdeled is begin process (d_in ) type data out is array ( 0 to 6) of std logic variable outp : data out ;- 段选判断信号 beg in -根据输入 4 位信号和段选对照表输出相应的段选信号 case d_in is whe n 0000 = outp :=11111