74汉明码编码

1、桂林电子科技大学课程设计(论文)报告用纸第II页共II页摘要EDA ( Elect ronics Design Automation)技术是随着集成电路和计算机技术飞速发展应运而生的一种高级、快速、有效的电子设计自动化工具。目前，VHDL言已经成 为EDA的关键技术之一，VHDL是一种全方位的硬件描述语言，具有极强的描述能力，能 支持系统行为级、寄存器传输级和逻辑门级三个不同层次的设计，支持结构、数据流、行为三种描述形式的混合描述，覆盖面广，抽象能力强，因此在实际应用中越来越广泛。本文用VHD邸言实现了(7, 4)汉明码的编码和译码，并通过实例来说明利用VHDL语言实现数字系统的过程。在介绍(

2、乙4)汉明码编码和译码原理的基础上，设计出了(7, 4)汉明码的编码器和译码器，写出了基丁VHD顷现的源程序，并通过QUARTUS软件进行仿真验证。关键字：VHDL (7, 4)汉明码桂林电子科技大学课程设计(论文)报告用纸第II页共II页引言.11Quart us n与VHDL简介.11.1 Quartus皿简介.11.1 VHDL简介.22设计原理.22.1 m序列产生原理.22.2(7,4 )汉明码编码原理.32.3(7,4 )汉明码译码原理.43(7,4 )汉明码的建模与仿真.43.1 m序列发生器的建模与仿真 .43.1.1VHDL设计程序.53.1.2m序列电路符号 .63.1.3

3、m序列仿真波形.63.2(7,4 )汉明码的编码建模与仿真.63.2.1 VHDL设计程序 .63.2.2编码部分电路符号.73.2.3编码仿真波形.73.3(7,4 )汉明码的译码建模与仿真.73.3.1 VHDL设计程序 .73.3.2译码部分电路符号 .83.3.3译码仿真波形.84小结.9谢辞.10参考文献.11桂林电子科技大学课程设计（论文）报告用纸第1页 共11页引言数字通信是以模拟通信为基础发展起来的，它已成为不可替代 的现代通 信技 术，特别 是近年来，随着FPGA/CPLD（现场可编程逻辑器件/复杂可编程逻辑器件） 的出现和发展，对通信系统进 行ASIC（专用集成电路） 芯片

4、的研究开始盛行，VHDL等硬件描述语 言亿广泛应用丁ASIC芯片的开发，这将为现代通信技术的发展做出重大贡献。VHDL语言具有功能强大 的语言结构，可用明确的代码描述复杂的控制逻辑设计，并且具 有多层次 的设计 描述功能，支持 设计库和可重复 使用的元件的 生成。汉明 码是在 原编码的 基础上 附加一部分代码，使其满足纠错 码的条 件。它 届丁线性分 组码，由丁汉明 码的抗 干扰能力较强,至今仍是应用比 较广泛 的一类 码。本文用VHDL语言实现了（7, 4）汉明码的编码和译码，并通过实例来说明利用VHDL语言实现数字系统的 过程。在介绍（7, 4）汉明码编码和 译码原理的基础 上，设计出了（

5、7, 4）汉明码的编码器和译码器，写出了基 丁VHDL实现的源程序，并通过QUARTUS软件 进行仿真验证。2设计原理本次课程设计主要实现的是（7,4）汉明码的编码与译码，其中要编译的码字由nff列产生。2.1m序列产生原理二进制伪随机序列一般是通过移位寄存器加反馈电路共同来产生的。这种反馈移位寄存器可分为线性反馈和非线性反馈移位寄存器两种。其中，由线性反馈移位寄存器产生的周期最长的二进制数字序歹0叫做最大长度线性反馈移位寄存器序歹0,也称mff歹0。m序列的性质主要表现为均衡性、游程特性、移位相加特性、相关特性等。本次设计采用长度为15的m序列，由4级移位寄存器构成，特征多项式为f （x）

6、=1 +x，+x4,其产生电路逻辑框图如图1所示。四级移存器的所有可能状态为24=16种：0000,0001,0010,0011,0100,0101,0110,0111,1000,1001,1010,1011,1100,1101,1110,1111中全0状态在m序列中是被禁止的。在时钟脉冲的作用下移存器的状态不断变化， 其状 态变化图表如表1所示，D4为此m序列的输出，D1、D2、,D3是移存器的状态。可以 看出，从CP=0到CP=15是一个周期，在第15个时钟脉冲时移存器的状态乂回到初始 状态。所以此m序列发生器的输出为111101011001010111101011001010。rTTGr

7、*! Dl r1 D2 D3 r呻-图1 15位m序列电路逻辑框图桂林电子科技大学课程设计（论文）报告用纸第2页共11页表1状态变化图表CPD1 D2 D3 D4CPD1 D2 D3 D401 1 1 181 0 0 010 1 1 191 1 1 020 0 1 1100 1 1 130 0 0 1110 1 0 141 0 0 0120 0 1 050 1 0 0131 1 0 160 0 1 0141 0 1 071 0 0 1151 1 1 12.2（7,4）汉明码编码原理线性分组码是一类重要的纠错码，应用很广泛。在（n, k）分组码中，若监督元是 按线性关系相加而得到的，则称其为线性

8、分组码。现在以（7,4）分组码为例来说明线性 分组码的特点。其主要参数如下：码长：n =2m-1m信息位：k=2-1-m监督位：m=nk，且m3最小距离：dmin=do=3根据设计需要，本设计采用（7, 4）汉明码。其生成矩阵Cft监督矩阵Hfc下：系统码的编码结构非常简单，根据生成矩阵，输出码字可按下式计算:1 000 1 1 00001101所以有b6-a3信息位确=a2b4=ab3=a1 000 1 1 00100011G =0010111J0001 1 01一1 011 1 00H = 11100100111 001b =(a3,a2,a1,a) *G01000110010111b2=

9、 a3二a二a。监督位& = a3二a?二a1屏=a2二 & 二a桂林电子科技大学课程设计(论文)报告用纸第3页共11页由以上关系可以得到(7,4)汉明码的全部码字如表2所示表2 (7,4)汉明码的全部码字)丁与信息码元监督元)丁与信息码元监督元00000P 00081000P 111 T100010119100110020010101101010P 010 J3 001111011101100140100110121100001501011011311010106 10110r 011141110100701110001511111112.3(7,4)汉明码译码原理设发送码组

10、A= an 1,a咔2, ,a1,a0 ,在传输过 程中可能发 生误码。接收码组B= bn1,bn 2, ,b1,b0 ,收发码组之差定义为错误图样由伴随式或校正子定义E,即E = B _ A。T1 01 1 1 0011e6e4e3e2S2II|S = EHTgqqqeqq)1110010=e6,11 54= S10111001_e5e4 e3 es0上述(7,4)汉明码的伴随式与错误图样的对应关系如表3所示表3 (7,4)汉明码ME的对应关系错误码位ESe6e5e4 e3 e2e1 e0s2s1S0/0000000000b00000001001b10000010010b2000010010

11、0b30001000011b40010000101b50100000110b61000000111根据伴随式来确定可纠正的错误图样，在纠错部分通过异或运算来对对应位取反, 完成译码。3(7,4)汉明码的建模与仿真3.1 m序列发生器的建模与仿真本文采用4级移存器产生的15位m序列，特征多项式为f(x)=1十x3+ x4,输出为桂林电子科技大学课程设计（论文）报告用纸第4页共11页1000111101011001010 -o3.1.1 VHDL设计程序Library ieee;Use ieee.std_logic_1164.all;Entity ps4 isPort(clk: in std_lo

12、gic;Load:in std_logic;Q : out std_logic);End PS4;Architecture behave of ps4 isSignal C0,C1,C2,C3,C4: std_logic;BeginProcess(clk,load)BeginIf clkevent and clk=1 thenIf(load=1)thenC3=0;C2=0;C1=0;C0=1;Q=C3;ElseC1=C0;C2=C1;C3=C2;C0=C3 xor C0;Q=C3;End if;End if;End process;End behave;-实体名为“ps4”-定义实体接口-设置

13、敏感信号-置初值-移位-反馈连接桂林电子科技大学课程设计(论文)报告用纸第5页共11页hrLrLRjmjmnrLrLTLrmmLnnrLi rn i i i 图3仿真波形由丁m序列禁止全0状态，因此添加了Load输入端，与反馈端经或运算后加至输 入端。在仿真开始时要先将in输入端设置在高电平，此时移存器的初始状态为1000,再将Load端置0,输入信号即可由反馈电路控制。此时输出序列为111101011001010111101011001010- -o3.2(7,4)汉明码的编码建模与仿真根据(7, 4)汉明码的生成矩阵，可以确定编码中输入的4路码元和输出的7路码元之间的关系。3.2.1 VH

14、DL设计程序library ieee;use ieee.std_logic_1164.all;entity bm isport(a:in std_logic_vector(3 downto 0);-4路并行输入b:out std_logic_vector(6 downto 0);-7路并行输出end ;architecture one of bm isbeginb(6) =a(3);b(5) =a(2);b(4) =a(1);坎3)=a(0);b(2) =a(3) xor a (2) xor a(1);-根据生成矩阵的逻辑进行编码b(1)=a xor a(2)3.1.2 m序列电路符号图2电路

15、符号3.1.3 m序列仿真波形150.0nsP _150.0 ns240 0 ns480.0站960. 0 ns1.2 UEelkJLTL桂林电子科技大学课程设计（论文）报告用纸第6页共11页xor a(0); b(0) 000 then-判断S2S1S0的值是否为000case ss iswhen 001 =bb(0):= not bb(0);cbb(1):= not bb(1); cbb(2):=not bb(2);cbb(3):=not bb( 3);cbb(4):=not bb( 4);cbb(5):=not bb(5);cbb(6):=not bb(6);c null;c=111;e

16、nd case;else b= a(6)&a(5)&a(4)&a(3);-校正子的值为000时a6a5a4a3内正确码字接收end if;s=ss;-ynA碰刷 眼句Hl DJift1mt图4电路符号TTT桂林电子科技大学课程设计(论文)报告用纸第7页共11页b8 bB 0C桂林电子科技大学课程设计（论文）报告用纸第9页共11页基于CPLD/FPGA的数字通信系统建模与设计M.北京：电子工业出版社,EDA技术与应用M.北京：电子工业出版社，2004.Verilog数字系统设计教程M.北京：北京航空航天大学出版社，2008.扩频通信技术及应用M.西安：西安电子科技大学出版

17、社，2007.胡辉，沈明山.EDA技术与实验M.北京：机械工业出版社，2008._ p ps 120. 0 ns 240. 0 3is 360-0 ns 90.0 ns 00.0 b 720. 0 ns 840. 0 its 9B0. 0 ns1.如031.25Value r_ _ _ _L1_1_ _ _ _ _ _ _* 111Bana0P Nio |_Fii iiu X Piiii X iobi oom * uin XIQ、Xsu X口X涉s | bEin ,miin* moimL* mmioo口口moi】 * 】MIOO*ISLDOI飞ooimtH苦 食1 山X uois。 #ou.0

18、0|!tlBIBiiIi I iHiii i i I i i n i i a i i Hi iiIj121EISI1EIE!EIEI!I131 IEIE!EIS!III图5仿真波形由丁设计的15位m序列输出为111101011001010 111101011001010，因此在这 里就将编码输入设置为与m序列的输出相同，编码时将输入码元分组，每4位输入对应7位输出，利用生成矩阵可以计算出编码输出应为1111111,0101101。3.3（7,4）汉明码的译码建模与仿真（7,4双明码的译码就是将输入的七位汉明码翻译成四位的信息码，并且纠正其中可能出现的一个错误。根据监督矩阵以及伴随式和可纠正错误图样的关系，可以完成（7,4）汉明码的译码。3.3.1 VHDL设计