ISE学习教程解析

1、1、ISE 的安装现以 ISE 5.2i 为例介绍 Xilinx ISE Series的安装过程。1) 系统配置要求ISE 5.2i 推荐的系统配置与设计时选用的芯片有关。因为在综合与实现 过程中运算量非常大，所以对系统配置要求很高。为了提高综合、仿真、实现过 程的速度，对 于计算机的 CPU 勺主频、主板和硬盘的工作速度，尤其是内存大 小配置都有非常高的要求。在 ISE 5.2i 支持的所有 Xilinx 的 FPGA/CPL 中，要 求最低的 Spartan II和XC9500/XL/XV等系列需要的内存和虚拟内存推荐值均达 到128MB而对于Virtex-llXC2V8000 来说，需要

2、的内存和虚拟内存推荐值均 咼达 3GB2) ISE 5.2i 的安装以中文版 Windows XP 操作系统为例加以说明。(1)启动 WindowsXP,插入 ISE5.2i 安装光盘，自动或选择执行 Install.exe，安装界面如图 4.25 所示。图 4.25 ISE5.2i 安装界面(2)单击此时安装界面上的操作选择“下一步”直到出现图示对话框，输入有 效的 RegistrationID。之后单击“下一步”选择安装路径；再之后点击“下一步”，会弹出图 4.26 的对话框，可以选择器件模型。图 4.26 器件模型选择对话框(3)点击“下一步”，如图 4.27 所示，可以选择器件种类Se

3、lect Software lodulcs to Install - lilinz Softiarc Instillation（上TH） |下一步叫|取消 图 4.27 器件种类选择对话框通过以上步骤后，可根据具体情况来选择，继续“下一步”即可完成安 装。安装完成后，环境变量应作如下描述：若操作系统是 Windows NT/2000/XP,选择开始 控制面板 系统 选项 系统 高级 环境变量，在环境变量中加入：变量名：Xilinx变量值：C: Xilinx （即安装路径） 具体设置如图 4.28 所示。Select Xilinx Device FamiliesWeierneAccept Sof

4、twr电LicenseEnter Rep strati on IDSelect Destination DirectoryS*lect Iilinx ModulesUpdate ZnvirorffienlE电绅InstallationCpynt (C) 2003 Xilinx, Inc.Allriht生reserveirdEmk呂emil F?tn.t吕Sfllect/Deselect AllDisk Spies Required 1059512 KBDisk Sptce Available :3C0S76 EBDtscriplion -Instslls all ibices in the X

5、C9500/XUXV, ColRuiuifir and CofllRwxn&r2 familits.ML RE W住MOUNTEDIETALL CHECKUST常规|计算机名嬷件 髙级|自动更新|远程| 要进祎大多数改动擁必须作为管理员登录.图 4.28 环境变量设置操作图3)安装第三方软件在 PC 上安装完 ISE 之后，还需要安装第三方仿真软件，如 ModelSim 等。2 ISE 工程设计流程下面主要概述ISE的基本开发流程以及在开发过程中的各个阶段需要用 到的工具软件。图 4.29 说明了利用 Xilinx 公司的 ISE 开发设计软件的工程设计流程， 具体分为五个步骤：即输入

6、(Design Entry )、综合(Synthesis )、实现 (Implementation) 、验证(Verification)、下载(Download)。TEMPUEERFROFILE%L&cal StltingsTftmp新建|編辑兼统喪量值?l X|凶KUSERFEOFILEKXLocal S吐tin歹TMPA dm ini str atar的用户变量ClusterLogCo( (nSpeeMBER_QF_FR.OSPithPATHEXTC:WIOTSCluEtercluEtsCAOTOWSVsystVcnid. 1 indE_WT C:MlDOWS!ysUB32；C:m

7、NDOtfS；. .COM：.EXE：.BAT：.CMD：.BS：.VBE：. 2J新建遁|編辑| 鵬确定|取图 4.29 ISE 的工程设计流程1）图形或文本输入（Design Entry）图形或文本输入包括原理图、状态机、波形图、硬件描述语言（HDL ,是工程设计的第一步，ISE 集成的设计工具主要包括 HDL 编辑器（HDLEditor 状态机编辑器（StateCAD）、原理图编辑器（ECS、IP 核生成器（CoreGenerator） 和测试激励生成器（HDL Bencher）等。常用的设计输入方法是硬件描述语言 （HDL 和原理图设计输入方法。原 理图输入是一种常用的基本的输入方法，

8、其是利用元件库的图形符号和连接线在 ISE 软件的图形编辑器中作出设计原理图，ISE 中设置了具有各种电路元件的元 件库，包括各种门电路、触发器、锁存器、计数器、各种中规模电路、各种功能 较强的宏功能块等用户只要点击这些器件就能调入图形编辑器中。这种方法的 优点是直观、便于理解、元件库资源丰富。但是在大型设计中，这种方法的可维 护性差，不利于 模块建设与重用。更主要的缺点是：当所选用芯片升级换代后， 所有的原理图都要作相应的改动。故在ISE 软件中一般不利用此种方法。为了克服原理图输入方法的缺点，目前在大型工程设计中，在ISE 软件中常用的设计方法是 HDL 设计输入法，其中影响最为广泛的 H

9、DL 语言是 VHDLffiVerilog HDL。它们的共同优点是利于由顶向下设计，利于模块的划分与复用， 可移植性好，通用性强，设计不因芯片的工艺和结构的变化而变化，更利于向 ASIC 的移 植，故在 ISE 软件中推荐使用 HDL 设计输入法。波形输入及状态机输入方法是两种最常用的辅助设计输入方法，使用波 形输入法时，只要绘制出激励波形的输出波形，ISE 软件就能自动地根据响应关 系进行设 计；而使用状态机输入时，只需设计者画出状态转移图，ISE 软件就能生成相应的 HDL 代码或者原理图，使用十分方便。其中 ISE 工具包中的 StateCAD就能完成状态机输入的功能。但是需要指出的是

10、，后两种设计方法只 能在某些特殊情况下缓解设计者的工作量，并不适合所有的设计。2）综合（Synthesis综合是将行为和功能层次表达的电子系统转化为低层次模块的组合。一 般来说，综合是针对 VHDL 来说的，即将 VHDL 描述的模型、算法、行为和功能描 述转换验证输入eacK Annotfliln综合DesignSyntheeiiDownload to Xilinx Device下载libClrcultVsiiricationDesignEntryDertifinVerifica实现Detifin ImpEej-nentationTimingsimulationFunctionalsimul

11、ationStatic TiiiniriQAnalysis为 FPGA/CPL 基本结构相对应的网表文件，即构成对应的映射关系。在 Xilinx ISE 中，综合工具主要有 Synplicity 公司的Synplify/Synplify Pro，Synopsys 公司的 FPGA Compiler II/ Express ，Exemplar Logic 公司的 LeonardoSpectrum 和 Xilinx ISE 中的 XST 等，它们是 指将HDL 语言、原理图等设计输入翻译成由与、或、非门， RAM 寄存器等基本 逻辑单元组成的逻辑连接 (网表)，并根据目标与要求优 化所形成的逻辑连

12、接， 输出 edf 和 edn等文件，供 CPLD/FPGAT 家的布局布线器进行实现。3)实现 (Implementation)实现是根据所选的芯片的型号将综合输出的逻辑网表适配到具体器件上。Xili nx ISE的实现过程分为：翻译(Tran slate )、映射(Map、布局布线( Place & Route )等 3 个步骤。ISE 集成的实现工具主要有约束编辑器( Constraints Editor )、引脚 与区域约束编辑器(PACE、时序分析器(Timing Analyzer )、FPGA 底层编辑 器( FGPAEditor )、芯片观察窗( Chip Viewer

13、)和布局规划器( Floorplanner )4)验证( Verification )验证 (Verification) 包含综合后仿真和功能仿真( Simulation )等。功 能仿真就是对设计电路的逻辑功能进行模拟测试， 看其是否满足设计要求， 通常 是通过波形图直观地显示输入信号与输出信号之间的关系。综合后仿真在针对目标器件进行适配之后进行，综合后仿真接近真实器 件的特性进行，能精确给出输入与输出之间的信号延时数据。ISE 可结合第三方软件进行仿真，常用的工具如 Model Tech 公司的仿真工具 ModelSim和测试激励生成器 HDLBencher ，Synopsys 公司的 V

14、CS 等。通过仿真 能及时发现设计中的错误， 加快设计中的错误， 加快设计进度， 提高设计的可靠 性。每个仿真步骤如果出现问题， 就需要根据错误的定位返回到相应的步骤更改或者 重新设计。5)下载( Download)下载(Download)即编程(Program)设计开发的最后步骤就是将已经仿 真实现的程序下载到开发板上， 进行在线调试或者说将生成的配置文件写入芯片 中进行测试。在 ISE 中对应的工具是 iMPACT3 VHDL 设计操作指南首先进入 ISE 工程管理器( Project Navigator )界面，如图 4.30 所示Project Navigator 是 ISE 所用集成

15、工具的连接纽带，通过使用 ProjectNavigator ，设计者可以创建、组织和管理自己的设计。图 4.30 ISE 工程管理器界面ISE 提供了许多示例工程，这些工程都存放在ISE 文件当中，可以通过File-Open Example 来打开。ISE 为我们提供了一个很有特色的工具，那就是语言辅助模板(Language Templates )。点击 Edit-Language Templates，可以调用语言辅 助模板，其界面如图 4.31 所示。QLanguage.图 4.31 ISE 语言辅助模板示意图在语言模板中存放了很多 HDL 语言的通用语法结构和使用范例，特别是 许多根据 X

16、ilinx 器件 IP 核与硬件原语编写的实例化程序。使用语言模板，可以 方便 地把这些语法结构和范例插入到设计者自己的代码文件中，大大方便了程 序的编写，提高了工作效率。语言模板按照ABEL COREGENUCF Verilog 和VHD 啲顺序存放在模板视窗中。其中 COREGE 的 UCF 是 ISE 5.x 新增辅助模板。COREGE 模板由两个目录组成，分别存放当前工程中生成的IP 核的 Verilog 和VHDL 实例化文件，基内容与 IP 核生成器生 成 IP 核时自动生成的实例化文件(.veo，.vho )相同。UCF 模板也分成两个目录，依次存放 CPLDffiFPGA 勺用

17、户 约束文件(.ucf )的约束范例。这个模板使手工编辑 UCF 文件更加容易。ABEL、Verilog 和 VHDL 三大语言模板大致可以分为下列 4 个项目：(1)器件例化(ComponentInstantiation ):该模板仅存在于 Verilog 和 VHDL 中，给出了块 RAM( Block RAM)、数字时钟延迟锁相环(Clock DLL)、 数字时 钟管理单元(DCM、 分布式 RAM/ROMDistributed RAM/RC)、全局时钟缓冲(Global Clock Buffer )、查找表(LUT、基于查找表的移位寄存组 (SRLUT、 I/O 器件、乘法器和选择器(

18、MUX 等器件模块的实例化范例。(2) 语法模板(Language Templates ):该模板给出了基本语法规则和应用范 例。(3) 综合模板(Synthesis Templates):该模板给出了可综合实现的一些基本 单元模块的范例，如乘法器、计数器和触发器等。(4) 用户模板(User Templates ):该模板存放用户自己创建的特定结构，是 语言模板的功能扩展。S3E-ffl-s-ABELUCFVer i Log：VHELIempl ates:4 ISE 综合使用实例在 NBA 篮球比赛中有一个 24 秒进攻规则，即从获取球权到投篮击中篮板、篮框、命中或投篮被侵犯，其有效时间合计

19、不能超过24 秒，否则被判违例，将失去球 权。在此过程中，设置 24 秒、启动倒计时、暂停倒计时或者中途终止 24 秒（即球权归对方）均由裁判控制。本实例就是设计一个用于篮球比赛的24秒倒计时 器，并且为了模拟现场比赛情况，系统中设置了24 秒预设键 K1、倒计时启动键 K2 和倒计时暂停键 K3,并将计时精度设置为 0.1 秒。 各按键具体功 能如 下：K1 键按下，LED 灯显示 24 秒；K2 键按下，倒计时；K3 键按下，计时 停止。1）新建一个工程（Project）选择 File / New Project 命令，在图 4.32 所示对话框中输入工程名 和工程目录， 并设置器件参数。

20、 本设计使用的器件为 Spartan2， xc2s100， tq144，-5。 使用 VHDL硬件描述语言编程。点击 0K 按钮确认。Wew Project图 4.32 新建工程对话框2）建立和编辑 VHDLS文件选中工程，点右键选 NeWSource 选项（如图 4.33 所示），添加文件 count_t.vhd ，led_2.vhd ， sec_1.vhd （如图 4.34 所示）。并在文件中输入相应的 VHDL 程序。PTOBftrty MaaeT&l ueDevi ce FinallySpart&nZDeviceXtZwlOQPa c Jia a etQ144Speed

21、 Gfwdeps-Desicn FlovKST VHDLFr ujectE:XilinxbinsecPrcjset Device Qptions:DK | Cafixl | HftlpProject Nme:Cxilin:J口xlI* Rte Edit Wew Ptoject Source Process Window Help1 -：g|x|Q 24sect：Q Kc2dOD-5tqH4 - XST VMDL? IsdJ tteV.vhd)硏seOvhi)C Module Viewtl Snapshot Vie哨Library Viemi=prj列Frocessss fr Current S

22、ource：AMn._; 口*!Q101112131斗Uncomment lhe following lines toprovided for instantiating Xilim-libraryUNISIM：-use UNISIM- VComporients all:entity countisPort(elk : inclk_s:outscan elk :tdlogic;fftd_logic：outstd_logicT|ITXiliAK - Project Navigator - e:XilinHbin24sec24Si| File Edit View Project Source Pr

23、ocess Window ISources in Prcj#rt：-目24secNevJ 5ource,.Add Source. .InsertAdd opy of Source., Shift+Insert加no低Delete凹_OVEtoLibrary.OpenToggle PathsProperties. .G Modulo Vi&w口Snapshot View贮|Li隔17 Vi&ini图 4.33 添加文件对话框count(couhtt. vhd)IEEE.STD LOGIC 1164.ALL;IEEE.STD_LOGIC_ARITH.ALL;IEEE, STD LO

24、GIC UNSIGNED,AU;libraryIEEE：use useuset Process Vieini叨count图 4.34 新建 VHDL 文件对话框3)逻辑综合(Synthesize)mi选中 Synthesize 选项，点进行参数设置，可以对任何操作进行参数设置。设置完成后，双击 Synthesize 选项，或右键选择 Run 选项。对其他两个 VHDL 程序进行同样的 操作。图 4.35 综合参数设置示意图Scurces in Frojct：fl 24sec白xcEsl00-5tql44 - XST VHDL ka I， 2) led_2 dsd_2.vhd) */l s4C_

25、l (24sec_l. vhd)MotWe Ifieini口Snapshot Vieuv贮Library VievuDasi gn Entry Utiliti esUser Constraints口Create Timing Ccnstrainta AssiFackage Fins Create Area Constraints口Edit CcnEtrints CTextJ 0( Synthesize圍Vitvr Synthesis RcjportVinrRTL Schematic Analyze Hierarchy Check SyntaxImplement DesignGenerate F

26、roramming FileProcess View图 4.36 综合完成后界面4）设计中的有关仿真（1）创建 Testbench 波形源文件在工程项窗口 Project Window 的源文件中选中 count_t.vhd ，用鼠标右点，在弹出的窗口 中选择New Source （如图 4.37 所示），出现 New 对话框，再选择 Test Bench Waveform 文件 类型，并输入文件名 wave_1，点击下一步，再点击下一步，完成创建并进行初始化时间设 置（如图 4.38 所示）。count t (couikt t. vhd):+I療f MWIMmWg側IHMkBIFile Ed

27、it View Project Source Process Window Help冒留圄 凰Hfr 3f B |B图 4.37 选中源文件并创建 Testbench 波形文件Kc2sl00-5tql44 - XST VXDL24se-cAdd Source.,.InsertAdd Copy of Source.,. 5hift+InsertRemoveDeleted fluToggle PathsProperties.Move to Library.Open00Scureesin FrojNew Source. ,Procszesfor Ci出响应的波形满足设计要求。点击，可查看测试激励的覆

28、盖率（如图 4.42 所示）。图 4.38 创建 Testbench 波形文件的初始化时间设置（2）设置输入信号初始值根据被仿真模块的设计要求，对各个输入信号进行初始化设置（如图4.39 所示）。初始化设置完毕后将 testbench 文件存盘，这时 HDL Bencher 会提示我们设置希望仿真的时钟周 期数（默认值为 1），设置完毕后点击 0K 退出 HDL Bencher。图 4.39 输入信号的初始设置（3）生成预期的输出响应由于系统时钟为 50MHz，要分频实现 1Hz 时钟波形过长，因此，下面以sec_1.vhd 为例介绍仿真。选择对应 sec_1.vhd 的仿真波形文件 wave

29、_3.tbw，执行 Gen erate Expected Simulation Results操作（如图 4.40 所示），即可得到预期的输出响应波形（如图 4.41 所示），从图中可以看出，输I療f JWflilffiffE制MM MW4 BRTB1I命File Edit View Project Source Process Window HelpDE日釦冒蚩阖陽裁Hf園|叵瓦Sources in Proj ect:B Q xc2sl00-5tql44 - XST VHDL- pic_top (pictop. sch)曰Z| counf(c( (rtiiit_t. vhd)团wayfel.

30、 tbwB 3 le2 CLedZ, vhd)芮wva_2.tbw匕 也sec_l t24sftt_l. vhdjL0_ _it Module . Q| Snapshot.Library Vieiw -Pri&ce雪晳底far CurrentSource：wave 3. lbw323334353S373S334d41 g43 44546474&4QviMOl口口口口E解；ew BehiTior al 7 estbenchSimulatorSimulate Eehaviorul VHDL N 423斗耳5 5 5 5 5.Generate Expected Simulati on

31、 ResulAsSimulate Fost-Translate VSimulate Fust-Hap VHBL IvdSiiiulate f ast-PLace亀Rout7e3a1234_55560666 A.F Process View*024；图 4.40 生成预期的输出响应操作示意图图 4.41 生成预期的输出响应Coverage StatisticsliputToggleOutputAssigiTogg Ell J 41、ICloseHelp图 4.42 测试激励的覆盖率示意图（4）使用 ModelSim 进行仿真根据 HDL Bencher 中产生的预期结果，接着就可以使用Model

32、sim 进行仿真（Simulate）Modelsim 进行仿真可分为行为仿真（亦即功能仿真）和布局布线后仿真（时序仿真）。我们先进行行为仿真。选择wave_3.tbw，执行 Simulate Behavioral VHDL Model（行为仿真）操作（如图 4.43 所示），可得到如图 4.44 所示的行为仿真结果，从仿真波形可以看出， 仿真结果是正确的。仿真完后关闭Modelsim 主窗口退出 Modelsim。白便ECC_1. vhd.）ptbw叱Module . t Snapshot.心LibraryView鳥占jdFrocessestorCurrent Source:Simul ate

33、Simul ateSimulView Eiehavioral Testbenchs el dbimul ate B eh：avi or al VHDL WodelEspactea Simulat1Pdst-Trnslate VHFastMap VMDL ModFaEtPla.ce & Rout图 4.43 行为仿真操作示意图图 4.44 行为仿真波形图再进行时序仿真：选择wave_3.tbw，执行 Simulate Post-Place & Route VHDL Model （布局布线后仿真，即时序仿真）操作（如图 4.45 所示），可得到如图 4.46 所示的时序仿真结果，

34、从仿真波形可以看出，仿真结果是正确的，并 且从输入到产生输出，有一定的时间延迟。仿真完后关闭 Modelsim 主窗口退出 Modelsim。图 4.45 时序仿真操作示意图图 4.46 时序仿真波形图依照上述的操作步骤，分别对其他程序进行有关的仿真及分析。5）建立和编辑顶层原理图文件对于顶层文件，即可使用 VHDL 文本输入方式，也可使用原理图输入方式。这里我们将使用 原理图的输入方式来建立顶层文件。（1）原理图形符号的生成（Symbol）为了在原理图的设计中利用前面已使用VHDL 进行有关设计的成果，我们先要将经过编译后的 VHDL 程序生成可供原理图设计中直接调用的原理图形符号。选择 c

35、ount_t.vhd，执行 Create Schematic Symbol 操作（如图 4.47 所示），即可生成可供 原理图设计中直接调用的原理图形符号cou nt_t。同理，对其他两个文件执行相同的操作。图 4.48 原理图的创建操作E3xilmK-Project NavHgator - e:XHiriKbir) )24 sec ,24s| 毒File Edit View Project Source Process Window IDoS口釦BP富團卩hJodule vi&wSources in Proj ect：yv)3|-! xc2510GStql44 - XST VHDL

36、c&unt_t(couKtt. vhd aed_2 vhd i&C_l (24ESC_i. vk(l)tlSnapshot View Library Vievwx-jfor Currint Source：lesigiL Entry Vtili tiesO” Launch ModlSim Simulator j| ViewComiBaiid Line Log File 3 Viewr VHDLInstaxititi on Tern：User ConstraintsSynthesiiftVie# Wynthewim Report目ViRTLSchematicAnalyze Mi e

37、r archyZl_-一Create Schriatic Symbol图 4.47 原理图形符号的创建操作(2 )顶层原理图文件的创建选中工程，鼠标右点，在弹出的窗口中选择New Source (如图 4.48 所示)，再在弹出的窗口中选择文件的类型为Schematic，并输入文件名 pic_top 后，执行”下一步”，即完成了原理图文件的创建，进入原理图的编辑状态。Xilinx - Project Navigator - e:XilinKbin24sec24sec.File Edit View Project Source Process Window Help” diSources in

38、Proj ect:冋24sec-：rj打阮而匚曲皈二站-両iri5=43Ihl =ikl jL1New Source.rAd Source.InsertAdd Copy of Source. - Shift+Insert RemoveDeleteCMCMove to Library-,.OpenI Froe Igle PethsProperties.（3）原理图的编辑放置元件（Symbols）:在 Symbols 的 e:/xilinx/bin/24sec 中选中所需元件的原理图符号， 并在右边的图中期望的位置点左键进行放置，如图4.49 所示。若位置不合适，可进行移动调整。图 4.49 在原

39、理图中放置元件的操作 元件间的连线：点一 ，进行连线操作。上，放置 I /O 端口。选中端口，点右键，在弹出的对话框中选择“ Ren ame Port 后，再在弹出的对话框中输入系统设定的端口名。或者双击端口， 在弹出的对话框中输入系统设定的端口名。4原理图的保存：原理图编辑好后（如图 4.50 所示），应执行存盘操作，将原理图进行保存。 放置 I/O 端口并编辑端口名：点图 4.50 编辑好的顶层原理图5原理图错误的检查：为了检查原理图是否有错，可执行原理图的检错操作。若有错，则 改正，直到完全正确为止。6原理图的逻辑综合：若原理图经过检查没有错误，可进行逻辑综合。6）设计 ucf 文件首先

40、选中 pic_top，按右键在弹出的窗口中选择New Source，再在弹出的新建文件窗口中选择 Implementation Constraints File ，并输入文件名 top.ucf （如图 4.51 所示）。接着执行 下 一步”即进入 ucf 文件的编辑操作，这时我们可根据系统的输入输出要求并参照下载板的用户手册，对系统的端口进行管脚锁定（如图 4.52 所示）。管脚全部锁定并检查无误后应进 行存盘操作。图 4.51 ucf 文件的建立操作示意图Pori恥PortMd to SetmClock tOUTPUTP3SJT/Aff/AaOUTPUTHO&OUTPUTp46OUT

41、PUTj47elfTHPirr翊3T/A計INPUTj4112IHFUTp4iff/A闹ff/A50OUTPUTp51K/Ase|DUTPUTp储J/AOUTPUTp57ff/AOUTM祇JT/ise|OUTPUTsetOWPUYu501T/AsetOirTJUTf/AseiOLfTFUTif/A图 4.52 本设计的 ucf 文件7)设计实现运行设计实现(Implement Design )：选中 pic_top，运行 Implement Design，如图 4.53 所示。图 4.53 运行设计实现操作图在 FloorPlanner 中查看设计布局：展开Place & Route，运行 View/Edit Placed Design（FloorPlanner），即可查看设计布局，如图 4.54 所示。图 4.54 在 FloorPlanner 中查看设计布局操作图8）系统的时序仿真在完成任务上述步骤后，我们可以按照前面已经介绍的方法，对系统（顶层文件）进行 时序仿真。9）系统的配置和硬件验证nEEEEOnnnooftPlace & Route ReportAsynchron