2019-2020年整理EDA技术与工具课程报告

1、目录一、我对这门课程的整体印象 2.二、后端设计讲稿 2.1、后端设计的概念 22、后端设计包含的流程及使用的工具 23、根据流程顺序对各个流程进行详细介绍 31数据准备3.2Astro使用第二步：布局规划Floorplan 73 Astro 使用第三步：布局Placement 94Astro使用第四步：时钟树综合CTS105Astro使用第五步：布线 126设计检查：DRC和LVS 157Tape out 16三、对讲稿的评价161优点 162缺点 16四、难点分析161列出难听懂的地方 162分析原因 16五、提出建议161对学生的建议 172对老师的建议 17EDA技术与工具课程报告学院

2、：自动化学院姓名：陈小勇 学号：3111001477一、我对这门课程的整体印象当我看到这门课程的时候,我以为只是学习一些电子自动化设计软件的,结果这门课程包含的内容出乎我所料, 而且很多名词以前也没见过.当然,包含的 内容多也不是没有好处,至少我接触了很多新的名词,学会了以前我不知道的一 些概念,通过了解这些名词,我就知道我对哪些方面比拟感兴趣,也就找到学习的方向.但内容过多又引发了一个问题,在有限的时间内想把这些名词讲的很细, 似乎是不可能的,所以同学们想深入了解这些新的东西有一定的难度.对此,本人提出三点建议,一是增加本课程的课时,二是做到粗中有细,就是说有一些内 容其他课程涉及到的,可以

3、讲快点,有些比拟重要而且同学们比拟陌生的可以讲 慢点,三是减少局部内容.个人认为可以用一节课很快讲完集成电路设计和EDA这一节.前端设计,后端设计和HDL在其他课程都有涉及,可以较快讲完.其他 的可以稍微讲详细点.如果要减少内容的话,可以将HDL这一节去掉.二、后端设计讲稿1、后端设计的概念什么是后端设计,后端设计包括哪些内容呢？IC后端设计是指将前端设计产生的门级网表通过EDA设计工具进行布局布线和进行物理验证并最终产生供制造用的GDSII GDSII是一种时序提供格式,用于设计工具、计算机和掩膜制造商之间进行半导体物理制板的数据传输数据的过程.其主要工作职 责有：芯片物理结构分析、逻辑分析

4、、建立后端设计流程、幅员布局布线、幅员编辑、 幅员物理验证、联络代工厂并提交生产数据.作为连接设计与制造的桥梁,合格的幅员 设计人员既要懂得IC设计、幅员设计方面的专业知识,还要熟悉制程厂的工作流程、 制程原理等相关知识.正由于其需要掌握的知识面广,而国内高校开设这方面专业比拟晚,IC后端设计工程师的人才缺口更为巨大.2、后端设计包含的流程及使用的工具a后端设计包含的流程：1数据准备2布局规划3布局Placement-自动放置标准单元4时钟树生成CTS Clock tree synthesis5STA静态时序分析和后仿真6ECOEngineering Change Order7Filler 的

5、插入pad fliier, cell filler|8布线Routing9Dummy Metal 的增加(10)DRC(设计规那么检查：Design Rule Cheeking )和LVS (幅员与电路图一致性检查:Layout versus Schematic Cheeking11Tape out(b)后端设计所使用的工具仿真工具：Men tor modelsim/Questasim综合工具：Syn opsys DC时序分析：Syn opsys PT形式验证：Cade nee LEC后端 APR( Auto Plaeeme nt & Route ): Cade nee SoC Enc

6、oun ter 后端参数提取：Me nter Calibre3、根据流程顺序对各个流程进行详细介绍下面就每个流程做详细介绍(1)数据准备在后端设计之前,我们需要准备什么数据呢？其中包含两项内容, 一个是 前端提供的文件,另一个是Foundry提供的后端库文件,只有这两个数据准备 好了,我们才可以开始后端的设计.前端提供的文件：? 综合后的门级的verilog文件门级网表怎么生成的呢？门级网表通常是 Design Conpiler这类综合工具产生的.这类逻辑综合工具"综 合"了 RTL (register transfer level) code,使它转换成门级网表,并在设计

7、约束下使其速度和尺寸最优化.? 时序文件(SDC)SDC (Synopsys Design Constraints),是 Synopsys 的设计约束条件,有其特定的格式,由Synopsys公司的时续分析工具 Prime Time生成,在自动布局布线 过程中输入SDC文件,将使P&R过程满足时序设计要求.? PAD放置信息文件(TDF)TDF文件定义了 PAD的名称,PAD的尺寸,PAD放置的方向位置库转换文件(DEF)在设计交换形式(DEF中设计数据的ASCII表现,包括设计网表(所有单元及它们的连接说明),包括有关设计、通孔、兀件、网、group、扫描链和约束.Fou ndry提供

8、的后端库文件：Technology File工艺文件(.tf )幅员显示文件(display.drf )标准单元、I/O pad 的gds2文件包含标准单元、I/O单元后端信息的Milkymay数据库Best、Typical、Worst三种状态的ITF文件来生成tluplus 文件,用于奇生参数的提取DRC LVS的规那么文件数据准备主要包括门级网9表,参考单兀库,时序约束文件,工乙文件.对于CDN的Silicon Ensemble而言,后端设计所需的数据主要有是Foundry厂提供的标准单元、宏单元和I/O Pad的库文件,它包括物理库、时序库及网表库,分别以.lef、.tlf 和.v的形式

9、给出.前端的芯片设计经过综合后生成的门级网表,具有时序约束和时钟定义的脚本文件和由此产生的.gcf约束文件以及定义电源Pad的DEF( DesignExchange Format)文件.(对synopsys的Astro 而言,经过综合后生成的门级网表, 时序约束文件 SDC是一样的,Pad的定义文件-tdf, .tf 文件-technologyfile,Foundry厂提供的标准单元、宏单元和I/O Pad的库文件就以FRAM,CELLview,LMview 形式给出.下面介绍一下后端设计用到的Astro软件：Astro是Sy no psys为超深亚微米IC设计进行设计优化、布局、布线的设计环

10、境.Astro可以满足5千万门、时钟频率 GHz在0.10及以下工艺线生产的 SoC设计的工 程和技术需求.Astro高性能的优化和布局布线水平主要归功于 Sy no psys在其中集成 的两项最新技术： PhySiSys和Milkyway DUO结构.Astro中用的参考库都是 milkyway数据库,是和设计库的数据分开的.一般包含 另外三个局部数据：?CELL:所有layout数据?FRAM在布局布线中用的抽象数据?LM:用于时续和功耗分析上的逻辑模型Astro的作用是什么呢？Astro将门级网表,标准单元、宏单元、pad单元一起产生一个放置好并且布好线的物理幅员.这个幅员必须适合特定的

11、时序约束、模型尺寸和其它的芯片规格.什么是标准单元库？? 每一个标准单元的幅员都是预先确定好的精确的根本逻辑门幅员? 每一个单元通常都是等高的? 一个标准单元库是包含着各种标准单元的集合?这类标准单元库通常是由专门制作库的团体提供 启动Astro后,使用的流程为：Astro 使用第一步： Design & timing setup Stage? Design & timimg Setup的目的为设定 P&R (Place and Route)的环境,包括建立 desig n library ,参加 refere nee library力卩入 tech no logyfi

12、le ,读取电路参加约束,设定timing等? 需要将 refere nee library , tech no logy file, gate-level n etlist的资料准备好.? Design library是用来储存电路资讯,refere nee library是已事先建好的元件.standard cell , 10 pad, memory都属于 referenee library , tech no logy file定义了 P&R规贝 UDesig n & tim ing setup Stage 流程为：Create the design | library

13、and starting cell iAttach TLU+ modelsLoad SDCVerify constraint completenessContigure the TimingSetup Panel for thepre-CTS stagePerform a Timing Sanity Checka.首先要创立设计库：创立一个设计库和一个初始单元是为时序设置和布局做准备的,其步骤如下: ? 用工艺文件创立一个设计库? 把参考库指到设计库上?把网表读入设计库中? 创立初始单元?保存层次化关系Referenee library包括以下几局部：stand cell library 、p

14、ad library 、macro cell (或 IP library ).?Sta nd cell 包括 inv erters 、buffers、an ds、ors、nan ds、muxesflip-flops 等? Pad cell 包括信号pad、电源地pad? Macro即设计中用到的一些宏模块b. 参加TLU+寄生模型参加Milkyway数据库中?参加TLU+寄生模型到Milkyway数据库中是为了之后用Star-RCXT做寄生 参数提取c.导入SDC文件d.Timing Setup(1)选择寄生模型(2) Astro使用第二步：布局规划(Floorplan )数据都准备好后,我们

15、就要开始布局规划了,那什么是布局规划呢？布局规划是将电路放置在一枚专用集成电路芯片上的第一步.其输入文件是一个层次式的网表文件,来自与前端设计或系统分片的输出.为了完成幅员, 我们需要为每一个块分配一个说明的形状,而且还要在幅员外表安排块,并根 据网表完成这些块之间针脚的连接.也就是说在布局之前先给每个模块规划好 放在哪个位置,每个模块之间应该怎么连接.布局规划的主要内容包含了对芯 片大小(die size )的规划、芯片设计输入输出(10)单元的规划、宏模块的 规划、电源网络的设计等布局规划需要完成什么任务呢? 布图规划的任务是：决定输入输出PAD的位置；决定电源PAD的数量和位置；决定电源

16、配线的类型；决定时钟配线的类型和位置；安排芯片上固定功能块、可变功能块的位置; 规划功能块之间的互连空间；减小功能块之间的互连线长度和信号延迟.布图规划设计的目标是减少芯片面积和减少延迟时间Floorpla n主要有三步工作: pad area 规戈Ucore area 规戈Upower酉己置那什么是 pad area 和 core area ?Core AreannnnnnniVDD整个芯片的布局区域由 pad area 和 core area 组成.如左图所示Core area 一般是用于放置标准单元和宏单元的区域,其大小 , 图形等可 以在 Floor Planner 中设置.Pad A

17、rea 一般由四局部组成：Input/Output/InOut Pads 如右图中 ResetPower pads and corner pads右图上右上角那个 CornerUR 为一个 conner padsConner pads 的作用是 连接其两边的 Pads 连接衬底以及衬底以上的各个层 .VDD VSS为Power pads,其对外连接供电的封装引脚,对芯片那么起到供 电的作用, Power pads 可以分为对 core 供电的 pads 和对 IO pads 供 电的pads,所有的Pad都是由晶体管以及各层金属构成的,Pad也是一 个 cellPad fillersPads

18、fillers 为图中Filler所示,其作用为连接两个两邻的pads从衬底到各层金属的相连 .? P/G rings所有信号pads、电源地pads> fillers 、conners都是有电源地的引脚的, 用金属线把这些引脚相连,形成 pad area 上的一个环,称为 P/G rings, 如果所有的pads都是无缝排列的,那么pads上的自身的金属已经相互连 接成了 P/G ring .了解了布局区域,下面我们来了解一下在每个区域中我们要做什么工作： pad area 规划逻辑连接Pad单元上的电源地的pin脚,物理连接Pad单元上的电源地的pin 脚,形成电源地环.core a

19、rea 规划 确定 macro的位置,可以通过飞线显示 macro的 pi ns 与io 或其它 macro的 pins的连接关系,来帮助确定 macro的位置.power 配置 创立电源环带,设置电源环带要输入环带的具体位置.完成了这些工作, 布局规划就根本完成了, 那布局规划后输出的是什么呢？ 布局规划后可以得到模块的最正确安置方式,以使得最终的布局具有最小面 积.在性能驱动的布图规划中还需要考虑电性能和功耗的优化.到此大家根本了解布局规划了,那布局规划在整个后端设计中处于什么地位 呢？是否可有可无呢？为什么要进行布局规划呢？floorplan 在整个流程中具有十分重要的地位 ,由于 fl

20、oorplan 一旦确定, 那么整个芯片的面积就定下来了,同时它也与整个设计的 timing 和布通率布线 能否布通有着密切的关系. 根本上流程中的反复主要是发生在这一步中. 如果 这一步做得比拟好,那么后面once pass的几率就比拟高,反之如果回溯到这一步, 那么花费的时间开销就会很大(3)Astro使用第三步：布局(Placement)什么是布局在布图规划确定了固定功能块和可变功能块在芯片上的位置后,布局设计确定所有标准单元在可变功能块中的位置,布局设计的主要目的是便于或优化随后 的几何布线设计,同时减少关键节点的互连延迟和芯片面积.布局设计的输入数据是布图规划设计的输出数据, 布局设

21、计的结果将作为随 后的布线设计的输入.通常布图规划设计和布局设计的 CAD软件总是紧密连接在 一起的,但布局设计更适合于进行自动设计. 在布图设计完成后,我们可以得到 一套完整的,包括功能块之间和块内的互连线寄生电容, 使我们能够更精确的预 计每一逻辑单元的实际负载,这些数据将反注回前端设计.在结束了布图规划之 后,我们可以开始可变模块内的逻辑单元的布局. 布局比布图规划更加适于自动 化处理.我们需要的是适宜的度量技术和算法.在结束了布图规划和布局后,我们可以预测模块间和模块内的电容. 这使我 们可以为逻辑综合提供更加准确地估计每个逻辑单元所需驱动的负载电容参数.布局的目标和任务：理想情况下布

22、局布局工具的任务就是在芯片的可变模块中安徘所有的逻辑单元 阶段的目标是：保证布线器能够完成布线.最小化关键网络的延迟.使芯片尽量密集.我们也可能有下述一些附加目标: 最小化功耗最小化信号间的串扰这些任务很难用算法的解来定义,满足要求就更难了.所以目前的布局工具采用 更确定且可到达的准那么.最常用的布局目标是下述中的一个或多个：使估计的互连总长度最小.符合关键网络的时序要求.使互连的拥塞最小.这些目标中每一个或多或少都会影响到另一个,所以我们必须折中考虑.Placement 流程:Analyze Congest io n(4) Astro使用第四步：时钟树综合(CTS)在了解时钟树综合之前我们先

23、来了解一下什么是时钟偏差理想的时钟是：时钟同时到达各个同步单元. 但是实际上这是不可能的.我 们把到达各个同步单元的最大时间差叫做时钟偏差. 也就是说我们想让时钟同时 到达某一些点,但是实际上由于电路长短等原因时钟不可能同时到达这些点,有些点的时钟快到达,有些慢到达,所以就产生了一个时间差,就叫做时钟偏差.产生时钟偏差的原因：时钟源到各个时钟端点的路径长度不同； 各个端点负 载不同；在时钟网中插入的缓冲器不同等等.什么是时钟树？时钟树是个由许多缓冲单元(buffer cell)平衡搭建的网状结构,它有一个源 点,一般是时钟输入端(clock in put port),也有可能是design内部

24、某一个单元输 出脚(cell output pin),然后就是由一级一级的缓冲单元搭建而成,具体的多少级,根据你的设置以及所使用的单元而定,目的就是使所用终点的clock skew 般最关心这个、insertion delay以及transtion 了,满足设计要求.也就是说时钟 经过一个树状的结构分别到达不同的点就构成了时钟树,其中缓冲器就相当于那些树枝,可以通过限制缓冲器的数量来限制时钟到达某一点的时间.那么增加缓冲器的数量时钟到达的时间是减少了还是增加了呢？可能很多同学认为缓冲器 嘛就是延缓时间的,所以肯定是让时间增加了,其实不是这样的,缓冲器的作用 是让信号到达的时间减少的.为什么缓冲

25、器能让时间减少呢？由于参加缓冲器 后,缓冲器本身会带来延时,但是由于它减小了线长,大大降低了线延时,所以 总的延时还是减小了,所以信号到达的时间也就短了.什么是时钟树综合？时钟树综合就是使clock从输入端到达每一个序向元件的时间差接近于零 并且对序向元件有足够的驱动水平,其做法就是上面提到的增加缓冲器.CTS流 程:以上流程大家只要了解就好了,具体怎么操作等到大家使用软件的时候再去深 究.时钟树综合后时钟偏差和驱动水平的问题得到了改善,但是也引入了新的问题,如缓冲器插入之后,就有可能导致拥塞的产生,为了插入clock buffers 可 能会稍微移动原来的placement阶段放置的标准单元

26、,原来的placement是时序 驱动的,移动就可能导致时序的不满足,产生违规violation .那怎么解决上述的问题呢？进行Post-CTS布局优化能优化时序和减少阻塞,执行逻辑和布局优 化去修复可能的时序建立时间和保持时间、最大电容和最大过渡时间违 规,Congestion Removal能通过移动不必要的非时钟树 buffer减少阻塞. 具体怎么去优化,大家以后用到再去深入研究,大家只要知道有这么一回 事就好了.优化以后怎么去分析优化后的结果呢？1. 进行时钟树时序分析使用astReportTiming命令进行时序分析,分析后可知建立时间、保持时间、 最大电容和最大过渡时间是否满足要求

27、.2. 时钟树偏移分析执行命令astSkewAnalysis得出时钟偏移报告,从报告中可知最长时钟路径 延时,最短时钟路径延时,全局时钟偏移.3. 拥塞图分析为了得到更准确的拥塞图,执行GlobalRoute命令进行全局布线,再执行axgDisplayPLCongestionMap命令对拥塞图显示方式进行设置,然后按快捷 键F6在幅员上显示布线拥塞的情况,根据结果可判断拥塞是否在允许范围 内.4. 功耗分析执行astReportClockTreePower 命令对FFT处理器时钟树进行功耗优化分 析,通过分析可知优化前后的功耗各为多少,然后比拟前后功耗的增减.通过以上步骤后,在布线前再执行额外

28、的时钟树优化去进一步减少时钟偏移 和到达插入延时,如果在时钟树优化后仍有时序违规怎么办呢？那就用进行“Useful Skew 优化,“Useful Skew CTO使用流水借时间工艺来减少或 消除建立时间违规,同时在其它地方保持平衡偏移,修复建立时间违规通过 利用在流水中的正偏移进行改变时钟 buffer尺寸.进行以上步骤后,接下来就可以进行布线了.(5)Astro使用第五步：布线什么是布线？布线是指在满足工艺规那么和布线层数限制、线宽、线间距限制和各线网可靠 绝缘的电性能约束的条件下,根据电路的连接关系将各单元和I/O Pad用互连线 连接起来,这些是在时序驱动(Timing driven

29、)的条件下进行的,保证关键时序路径上的连线长度能够最小.布线设计是ASIC后端设计过程中的最后一个环节, 在完成芯片的布图规划和标准单元的布局设计之后,可以通过对ASIC芯片的布线完成所有节点的连接,布线设计过程相当复杂,一般分成两个步骤,首先是全 局布线设计,其目的是产生一个布线规划,为每一段互连线段找到对应的布线信 道.然后,详细布线设计将完成所有节点连接的几何图形.详细划分的话,Routing主要由以下四个步骤完成：Global rout ing Track assig nment Detail Rout ing Search and repair什么是全局布线？全局布线是为设计中还没有

30、布线的连线规划出布线路径, 确定其大体位置及 走向,并不做实际的连线,全局布线已经把布线路径映射到了特定的铝线层, 下 图是全局布线之后的幅员,我们可以看出布线路径是没有实际宽度的线条, 图中 不同的颜色代表了不同的铝线层,并给出了孔的位置.(VI 4-3 L 企诂YU夕擡j阪 m全局布线的输入数据是什么？全局布线器的输入是布图规划,它包括所有固定的和可变的模块,可变模块 的布局信息和所有逻辑单元的位置信息. 全局布线的任务是向详细布线器提供对 每个网络布线的全部说明.全局布线的目标什么？ 全局布线的目标是下述的一个或是多个：?使互连总长度最小?使详细布线器完成布线的概率最大 ?使关键路径的延

31、迟最小.全局布线方法:全局布线的一种方法：是采用树的算法依次计算每个网络的最短路径一一并 有使用有效通道的附加约束,这种过程称为顺序布线.随着顺序布线算法的进行, 有些通道由于有较多互连而变得拥塞.在 FPGA和通道式门阵列中,通道只有固 定的通道容量,所以只能容纳一定数目的互连.全局布线器有两种方法处理这个 问题.一种方法是采用顺序无关布线,全局布线在对每一个网络布线时忽略通道 拥塞程度.这样一来某个网络进行先处理或后处理时其结果不受影响,通道安排是一样的.顺序无关布线中,当所有互连都被指定到通道后,全局布线器将一些 互连从最拥塞的通道转移到不怎样拥塞的通道.另一种方法：是全局布线器考虑到已

32、经布好在各个通道中的互连数目.这样的全局布线是顺序相关的一一也就是说布线是顺序执行的,网络处理的顺序会影响结果.选代改良或模拟退火算法都可以用在顺序相关和顺序无关算法的解中. 和系统划分以及布局实施过程相同：对已有的结果逐次改变,随机地一次对一条 互连路径进行移动.和一次处理一个网络的顺序全局布线方法不同,层次式布线每次处理一层上 的所有网络.由于不用同时处理芯片所有的网络, 通过把芯片分层进行划分可以 使全局布线问题更易限制.由于每次只考虑一层,因此使问题变得简单了.有两 种方法可以遍历所有的层次.从整个芯片或最上层开始向下一层进行,直至逻辑 单元.这是自上而下的方法.自下而上的方法是从最底

33、层开始先对最小的面积进 行布线.什么是 Track assignmenttrack 分配?Track assignment 把每一连线分配到一定的track上,并且对连线进行 实际布线,在布线时,尽可能使金属线长,减少孔的个数,在这个阶段不 做DRC设计规那么检查如两条金属线的最小间距.从下列图看出己有实际 的金属线,jog是为了减少孔的个数.Jog是指小范围内改变布线的方向.图 432 Track Assignment什么是Detail routing详细布线？详细布线使用全局布线和track分配过程中产生的路径进行布线和布孔. 由于track分配时只考虑尽量走长线,所以会有很多DRC违规产

34、生,详细 布线时使用固定尺寸的sbox来修复违规,sbox是整个幅员平均划分的小 格子,小格子内部违规会被修复但小格子边界的DRC违规就修复不了,这就需要在接下来的步骤中完成修复.详细布线的目标与任务：详细布线的任务是完成逻辑单元之间的所有连接.最普通的目标是使下述的 一个或多个实现最小化：?总互连长度和面积?连接需要换层的次数?关键路径的延迟使换层的次数最小对应于一个连接的通孔数最小,通孔会增加寄生电容和 电阻.在某些情况下详细布线器不能在给定的区间完成布线.对基于单元的ASIC 或门海阵列来说,可以通过加宽通道大小后再次尝试布线.对于通道式门阵列或FPGAR有固定的布线资源,所以只能选择新

35、布线规划和布局或改用更大的芯片.特殊布线：有些网络如时钟和电源网络需要特殊处理,通常在信号网络详细布线之前 完成.这些网络的结构作为布图规划局部一起完成,但这些网络的大小和拓扑通 常是在布线阶段最后完成.时钟布线：Clock 是电路中最重要的信号,所以最先布线可以使时钟脉冲相位差和插入 延时更容易到达目标值.门阵列通常采用一个时钟轴规那么的网格来消除对特殊 布线的需求.时钟配线网格与门阵列基同时设计以保证最小时钟偏差和时钟等待对于给定的功耗和时钟缓冲器的面积限制.电源布线：每个电源总线必须根据其所载电流的大小来改变其宽度.电源总线中电流过 大会引起由于电迁移效应引起的失效.所需总线宽度可以从库

36、信息由另一个电源 仿真工具自动估算生成,或通过手工对布线软件输入电源总线的宽度.很多布线器采用一个默认的电源总线宽度,从而可以在对问题还不知情时就完成对ASIC的布线工作.6设计检查：DRC和 LVSDRC是对芯片幅员中的各层物理图形进行设计规那么检查spaci ng ,width,它也包括天线效应的检查,以保证芯片正常流片.ASIC设计者在制造前进行两种主要的检查.第一种检查是设计规那么检查DRC design-rule-check 以保证组装逻辑单元和布线都正确无误.DRC可以 分成两个层次.由于详细布线器通常与逻辑单元虚库一起运行,所以第一层次称 为虚库级DRC在这个层次检查短路、间距违

37、规或其他逻辑单元之间的设计规那么 问题,这是详细布线器的主要检查.如果能访问库单元的实际布图有时称为硬 布图,那么可以将逻辑单元虚库实例化并在晶体管级进行第二层次的DRC这主要是检查库单元正确性.通常ASIC供给商采用自己的软件进行接收检查.Cade nee的Dracula软件在这方面是工业界的实际标准.你会经常听到Dracula deck编号格式,它由描述ASIC供给商设计规那么的Dracula代码组成.有时ASIC 供给商将Dracula deck直接给用户,这样一来用户可以自己进行设计规那么检查.另一种检查是幅员与电路关联LVS, layout versus schematic 检查,LVS 主要是将幅员和电路网表进行比拟,来保证流片出来的幅员电路和实际需要的电 路一致.这将逻辑设计与物理设计过程形成闭合回路以保证它们是一样的.LVS检查并非像听起来那么直截了当.LVS检查的第一个问题在于一个大ASIC的晶体管级的网表构成一个巨大的 图.LVS软件本质上需要将这个图与一个描述设计的参考图进行比拟.保证每一 个节点对应电路图或HDL代码上的每一个元件是一件很困