用VHDL设计专用串行通信芯片

1、用VHD改计专用串行通信芯片用VHD改计专用串行通信芯片类别： EDA/PLD&nbsp作者：成都市电子科技大学通信学院信息所（ 610054）付晓宇吴诗其来源：电子技术应用摘要：一种专用串行同步通信芯片（该芯片内部结构和操作方式以INS8250为参考）的VHD段计及CPL汝现，着重介绍了用 VHDLR CPLDS计专用通信芯片的开发流程、实现难点及应注意的问题。关键词： VHDLFPGA CPLD UART计时分复用器在通信系统中，通信芯片是整个硬件平台的基础，它不仅完成OSI 物理层中的数据发送和接收，还能根据传输方式和协议的不同实现不同的数据校验方式及数据组帧格式。目前，许多厂商

2、都提供通用的串行通信芯片，其传输方式分为同步方式和异步方式。其中，异步芯片大多与INTEL的8250芯片兼容；而同步方式， 由于一般涉及到所支持的传输协议（BSC HDLC SDL曲），所以当用户要求 应用特定的同步传输协议时，往往需要设计专用的 SRT （同步收发器）。以前，大多采用通用的逻辑元器件进行设计，这导致了设计和调试过程冗长、系统稳定性不高，非常不便。如今，随着以 FPGAFD CPLM代表的可编程ASIC技 术的日趋成熟和完善，用户完全可以根据自己的要求，以EDA技术作为开发手段，用一块FPGAE CPL以计出符合自己需要的芯片。本文以开发统计时分复 用器中的专用同步收发芯片为例

3、，介绍整个芯片的开发流程。1统计时分复用器系统功能及模块组成统计时分复用器完成7 路异步数据和1 路同步数据的复接工作，其功能框图如图1 所示，同步串口传输协议如图2 所示。由于传输距离较近且路数不多，功能相对简单。出于系统功耗和成本的考虑，将这个专用的SRTffi整个接口控制单元集成到一块 CPLD（XC95144中。2 CPLD内部功能框图及设计CPLM部结构主要由接口控制单元和 SRTffl成，这里主要介绍一下 SRT的结构和功能模块（见图3）。由于选用的UART（通用异步收发器）与 INS8250兼容，为简化主控单元访问外部通信芯片的程序的编写，统一操作流 程，在SRT的设计上尽量模仿

4、INS8250的结构。本设计采用模块化设计。按功能将 SRT内部结构发分为5个模块，每 一个模块对应一个VHDL勺设计文件。这样设计的好处是有利于各功能模块的编 写和调试，从而降低了整个 SRT的调试难度，提高了软件的可维护性及可读 性。下面给出各个设计文件的外功能简介（对于其中几个重要的模块还列出了 端口描述和部分实现代码）：（ 1） SRTCRTL.VHDSRTCRTL.VHD为SRTB控制模块，负责地址译码，当片选信号有效 时将数据线上的数据写入相应的寄存器。SRT®片内部共设有接收缓存器、发送保持器、线路控制寄存器、除数寄存器（高低8 位各 1 个）、自环控制寄存器等 6 个

5、控制寄存器，每个寄存器都被分配了1 个地址，通过对相应地址进行读写，CPUM完成数据发送、接收、自环及芯片参数设置等操作。（ 2） LOOP.VHD本模块的功能是根据用户的指令，对芯片本身功能进行测试。用户首先将芯片设置为自环状态，使芯片内部发送数据线与直接接收数据线短接；再通过向发送保持器写入特定的数据，与接收缓存器中读出的数据进行比较，看两者是否相同，用户即可判断芯片是否工作正常。（ 3） CLKGEN.VHDCLKGEN.VHD波特率发生器模块，用来产生发送同步的时钟信号doclk。它将除数寄存器高低各8位共16位数据作为除数，对外部2MHz勺时钟 源进行分频。用户可通过修改除数寄存器的

6、值动态地改变数据传输速率，因此操作方便、灵活。（ 4） RBR.VHDRR.VH/为整个芯片的接收模块，其中包括接收缓存器、接收数据同步、串 / 并转换。端口描述如下：entity rbr isport （diclk:in STD_LOGIC; - 接收数据同步时钟，由发方提供rrbr: 在 STD_LOGI；C - 读接收缓存器信号rsrbr:in STD_LOGIC; - 接收缓存器清零信号dbus:out STD_LOGIC_VECTOR （7 downto 0）；-8 位数据线，单向，输出dr： out STD_LOGIC； - 接收缓存器数据有效信号ren ： out STD_LOG

7、IC; - 妆收使能信号，通知发方接收方准备好可发送数据di ： in STD_LOGIC)； - 串行接收数据线end rbr ；当接收缓存器中无数据时，ren 信号有效，通知发送方传数据。然后根据dilck对di信号采样，一旦缓存器满，ren无效，dr有效，通知CPUW 数。仿真波形如图4 所示。部分代码如下：process (rsrbr,diclk) -serial data toparallel datavariable l,m: integer range 0 to 8;beginif rsrbr='1'thens_p<="00000000"

8、m:=0;ef<='1'elsif diclk'event and diclk='1'thenl:=7-m ；s_p(1)<=di;m:=m+1;If m=8 thenm:=0;ef<='0'end if;end if;if rrbr='1' thendbus>=s_p;ef<='1'else dbus<="ZZZZZZZZ"end if;end process;(5)WTHR.VHDWTHR.VHD为整个芯片的发送模块，其中包括发送保持器、并 /用转

9、 换。端口描述如下：entity wthr isport (sen:in STD_LOGIC; - 发送使能信号whtr: in STD_LOGIC; - 写发送保持器信号dbus: in STD_LOGIC_VECTOR (7 downto 0;-8 位数据线，单向rsthr:in STD_LOGIC; - 清发送保持器thre:out STD_LOGIC; - 发送保持器数据空thre ： out STD_LOGIC; - 发送串行数据线clkout:out STD_LOGIC; - 发送数据同步时钟信号sclk: in STD_LOGIC); - 波特率发生器产生的分频信号end wth

10、r ；当发送保持器无数据时，thre信号有效，通知CPK写。一旦CPU!入数据且sen 有效，便根据波特率发生器产生的sclk 信号将数据并/串转换，并通过 dout 和 clkout 将串行数据和同步时钟发送。仿真波形如图5。部分实现代码如下：process （rsthr,sclk,sen,sef） -parallel datato serial data variable l:integer range 0 to 7;beginif rsthr='1' thenm<=0;1:=7;sef<='1'elsif wthr='1'the

11、nsef<='0'elsif sen='1'and sef='0' thenif sclk'event and sclk='1' thendout<=w_p（1）;m<=m+1;l:=1-1;if m=7 thenm<=0;1:=7;esf=<='1'end if;end if;end if;end process;3实现难点及使用VHD3注意的一些问题由于VHD印言是描述硬件行为的，相对其它开发软件的高级语言而 言，在编程过程中有一些特殊性，所以经常会出现语法正确但无法综合的问 题。其原因多半因为编程者对硬件内部的工作原理了解不够，写出的代码硬件无法实现。通过这块芯片的设计，在此总结出一些应注意的问题，供大家参 考：（ 1）在一个进程中只允许一个信号上升沿作为触发条件。（ 2）信号值改变后要经过一个小的延时才能生效，同个信号不能在多 个进程中赋值（因为多个信号源不能同时对同一个信号驱动）。（ 3）时序电路和组合电路最好不要在同一个进程中，以免费资源。4）一个功能模块最好按上升沿信号分多个进程完成，各进程间用信号联系。（ 5）同一个信号在进程中的值改变后，要注意该值改变前后该进程中其它变量的变化，避免逻辑死锁。（ 6