CS4344高性价比替代料

1、24位、192kHz立体声D/A转换器CS4344/451.特点多比特Delta-Sigma调制器 24位转换最高至192kHz的采样速率|动检测 105 dB动态范围90dB 的 THD+N低时钟抖动灵敏度单+3.3V或+5V电源供电经过滤波的线性输出片上数字去加重功能防冲击技术 10引脚贴片式TSSOP封装 2.描述CS4344系列是完美的立体声数模输出系统，在一个10脚封装中包含了插 值、多位D/A转换和模拟输出滤波功能。CS4344 支持上流的音频数据接口格 式，并且不同器件的区别仅在于它们所支持的接口类熨不同。CS4344是皋丁一个四阶多比特Delta-Sigma调制器和线性模拟低通

2、滤波器 的转换器。此系列包禽一个速率I动检测模式，基丁采样速率和主时钟速率进行 检测的方法，可在2kHz到200kHz范围内自动选择采样率。此系列包含速率自动 检测模式，根据数据采样率和主时钟速率的不同,对采样率在2k-200kHz范围内 的数据自动选择过釆样率。CS4344 系列转换器均包含片上数字去加重功能。片上公加巫功能采用 +3.3V和或+5V单电源供电，仅需要很少的支持电路。这些特点对丁- DVD播放器、 数字电视、家庭影院、机顶盒和汽午音响系统來说是非常理想的。CS4344系列支持10引脚TSSOP封装,可以适用于商用级(-10到85*C ) 和工业级(-40到85C)o3.3Vo

3、r5VCS4344功能框图SDIN EE卜10DEM/SCLK 已29LRCK 匸38MCLK 匚47VQ |563. 管脚描述序 数管脚名称I/O管脚功能和描述1SDIXI串行音频数据输入一一二进制补码最高位串行数据通过本 管脚输入。数据通过内部或外部SCLK信号输入，通道由 LRCK控制。二进制补码按最高位先入的顺序在本管脚串行 输入。串行时钟为内部或外部SCLK,通道控制为LRCKo2DEM/SCLKI去加重/外部串行时钟输入一 一用于去加重滤波器的控制 或外部串行时钟的输入。3LRCKI左/右时钟一一决定哪个通道的数据输入音频巾行数据输 入管脚SDIN中。决定SDIN管脚当前输入的数据

4、为左通道 还是右通道。4MCLKI主时钟一一Delta-Sigma调制器和数字滤波器的时钟源5VQ0静态电压一连接滤波器的内部静态电压6FILT+0正参考电压一内部采样的正参考电压7A0UTL0模拟左输出通道一一满帚程模拟输出电平见模拟特征参数 表8GNDI地地参考电压,为OVo9VAI模拟电源一一模拟与数字部分的正电源10A0UTR0模拟右输出通道一一满量程模拟输出电平见模拟特征参数 表AOUTRVA GND AOUTL FILT+4. 特点和参数（在指定的工作条件下，所有的最小/最大值是有保证的。典型性能指标是在 理论工作电床和T产25C的条件下测试得到的。）指定工作条件（AGND二0V；

5、所有电压都是相对丁地的。）参数符号最小理论最大单位直流电源VA4. 75 5.0 5.53. 00 3. 3 3. 47VV工作环境温度（己加电）-czz -DZZTa-10 -+7040 -+85CC极限工作条件（AGND二0V；所有电压都是相对丁地的。）参数符号最小最大单位直流电源VA-0.36.0V输入电流（除电源外）Ixn-土10mA数字输入电压VlND-0.3VA+O. 4V工作环境温度（己加电）Ta-55125C存储温度Tste-65150C模拟参数（满量程输出正弦波,997Hz； Fs=48/96/192kHz；测试负载，RL =3kQ, CL = 10pF （见图1）。除非特别

6、声明,测量带宽为10Hz到20kHz）参数符号5V常规3. 3V常规单位卜典型最大般小典型垠大CS4344 /5/6/8-CZZ 的动态性能(-10 至 70C )动态范围（注1）18 到 24 位 unweighted9910597103dBA-weighted9610294100dB16 位 unweighted90969096dBA-weighted87938793dB总谐波失真+噪声（注1）18 到 24 位OdBTHD+N-90-85-90-85dB-20dB-82-76-80-74dB一 60dB-42-36-40-34dB16 位OdB-90-84-90-84dB-20dB-73

7、-67-73-67dB-60dB-33-27-33-27dBCS4344 /5-DZZ 的动态性能(-40 至 85C)动态范闌（注1）18 到 24 位 unweighted9510593103dBAweighted9210290100dB16 位 unweighted86968696dBA-weighted83938393dB总谐波火真+噪声（注1）18 到 24 位OdBTHD+N-90-82-90-82dB一 20dB-82-72-80-70dB-60dB-42-32-40-30dB16 位OdB-90-82-90-82dB-20dB-73-63-73-63dB-60dB-33-23-

8、33-23dB注释：（1）在数据上添加0. 5LSB的三角形PDF扰动。3 DAC模拟特性-一所有模式参数符号最小典型最大单位通道间的隔离（1kHz）94dBDC精度通道间的增益失配0. 10. 25dB增益漂移100ppm/ C模拟输出满量程输出电压0. 60 VA0. 65 VA0. 70 VA静态电床Vq0. 5 VA VDCAOUT最大直流抽取电 流IoTTz10uAVQ最大抽取电流I ftn&x100最大交流负载电阻（见 图2）Rl3k0垠大负载电容（见图2）Cl100pF输出阻抗ZoVT100Q插值滤波器与片上模拟滤波器组介响应（滤波器参数已经归一化至采样率（Fs）,相应的采样频率

9、需系数与Fs相乘）（注6）参数符号最小典型绘大单位基速率模式下数字与片匕模拟滤波器组合响应通带（注2） -0. ldB点-0. 3dB 点00.35.4992FsFs频率响应10Hz-20kHz175+.01dB阻带 5465-Fs阻带衰减（注3）50-dB群延迟tgd-10/Fs-s2；加重误差（注5）Fs=32kHzFs=44. 1kHzFs=48kHz- -+1.5/0- -+. 05/-. 25- -2/-. 4dB dB dB双速率模式下数字与片匕模拟滤波器组合响应通带（注2） -0. ldB点-0. 3dB 点00.22.501FsFs频率响应10Hz-20kHz15+. 15dB

10、阻带 5770-Fs阻带衰减（注3）55dB群延迟tgd-5/Fs-s双速率模式下数字与片匕模拟滤波器组合响应通带（注2） -0. ldB点-0. 3dB 点00:.110.469FsFs频率响应10Hz-20kHz12+0dB阻带0.7- Fs阻带衰减(注3)51- dB群延迟tgd-2.5/Fs-S注释：(2)响应是同时钟相关的，并且随Fs变化。(3)对于单速率模式,测试带宽为0. 5465Fs到3Fs。对于双速率模式，测试带宽为0. 577Fs到1. 4Fso 对于四速率模式,测试带宽为0. 7Fs到lFso(4) 参考图2。(5) 单速率模式不提供去加雨功能。(6) 幅频特性参考图13

11、-24数字输入特性参数符号最小典型最大单位高电平输入电压(% of VA)vra60%V低电平输入电压(% of VA)v：L30%V输入漏电流(注7)J10uA输入电容8pF注释：(7)对TLRCK, g最大值为土 20uAo电源和热性能参数5 V常规3.3 V常规单位最小典型最大最小典型最大电源电源电流(注8)正常工作 power-down 状态(注 9 )LIa- 2230- 220 -1621-100-mA uA消耗功率正常工作power-down 状态 (注 9)- 110150- 1. 1- 5369- 0.33 -mW mW封装热阻Oja-95-95-C/Watt电源抑制比(注8

12、) (1kHz)(60Hz)PSRR- 50- 40- 50- 40-dB注解：(8)电流消耗随Fs和MCLK增加而增大。典型值和最大值分别棊丁最高的Fs和最高的MCLKo各速率模式之间的差异很小。(9) Power Down模式即所有时钟和数据均停止的情况。(10) 推荐与VQ和FILT+连接的典型电容值见图6。AGNDAOUTx(dd) 0! p 0SOS0开关特性、串行音频接口参数符号最小典型最大单位MCLK频率0. 51250MHzMCLK占空比4555%输入采样率MCLK/LRCKFs2200kHz（注 11）256x, 384x, 1024x250kHz256x,384x84134

13、kHz512x,768x4267kHz1152x3034kHz128x,192x50100kHz64x, 96x100200kHz128x,192x168200kHz外部SCLK模式LRCK占空比（仅适用于外部SCLK情况）455055%SCLK脉冲宽度低txclkl20nsSCLK脉冲宽度高tzclkh20 - -nsSCLK占空比455055%SCLK升到LRCK沿的延迟时 间t slrd20nsSCLK上升到LRCK沿的建立时 间t sirs20nsSDATA有效到SCLK上升的建 立时间tsdlrs20nsSCLK上升到SDIN的保持时间t20ns内部SCLK模式LRCK占空比（仅适用

14、丁内部SCLK情况）（注12）50%SCLK周期（注13）tsclkw10VSCLKnsSCLK上升到LRCK边沿t ,clkx-tsclkw/2nsSDIN有效到SCLK上升的建立 时间t sdlrs107(512Fs)+10-nsSCLK升到SDIN的保持时间MCLK/LRCK二 1152、1024、512、256、128 或 64t sdh107(512Fs)+15-nsSCLK上升到SDIN的保持时间 MCLK/LRCK=768. 384、 192 或 96t总107(384Fs)+15-ns注释：（11）并非所有的（采样频率）时钟比支持所有的时钟频率。请参见第12页表一中常规时钟频率

15、对应支持的（频率）时钟比和频率。（12）在内部SCLK模式，占空比必须是50% +/- 1/2 MCLK周期。（13）SCLK/LRCK比值必须为32、48、64或72。这个比值取决丁部分类型 和MCLK/LRCK比值。（见图7-9）SDATAVA9#图3外部串行模式输入时序#LRCK10*SCLK脉冲位于CS4344 /5/6/S内部。图4内部串行模式输入时序7SDATA*所示SCLK脉冲位于CS4344 /5/S/9内部。N等于MCLK/SCLK。图5内部串行时钟的产生#典型连接图图6推荐连接图11应用CS4344系列支持接受标准音频采样率的数据格式有:SSM模式下的48、44. 1 和

16、32kHz, DSM 模式下的 96、88. 2 和 64kHz, QSM 模式下的 192、176. 4 和 128kHzo 咅频数据经串行数据输入引脚SDIN输入。左/右时钟（LRCK）确定了数据通道， 并且串行时钟（SCLK）将音频数据推入输入数据缓冲器。（如图7-10所 示,）CS4344 /5/6/8的区别在于它们的串行数据格式不同,如图7-10所示。 主时钟（Master Clock）MCLK/LRCK必须是如表1中所示的整数比。LRCK频率等于Fs,每个通道的 字信息就是以这个频率输入器件的。通过检测MCLK的频率大小和-个LRCK周期 中MCLK （转换）变化的次数，可以在初始

17、化时H动检测到MCLK与LRCK的频率 比和速率模式。（通过设置）内部分频器会H动设置到适当的状态从而产生（世 确）适当的时钟。表1列出了一些标准怦频采样率及所需的MCLK和LRCK频率。 请注意，MCLK、LRCK与SCLK之间并不需要有特定的相位关系，但它们必须是同 步的。LRCK (kHz)MCLK (MHz)64x96x128x192x256x384x512x768x1024x1152x328.192012288032768036.864044.1-11.289616934422.579233 868045.15804812.288018432024.576036.864049.152

18、0648.192012.288032.768049.152088211.289616934422.579233.86809612.288018432024 576036 86401288.192012.288032.768049.1520176411 289616 934422 579233 8680-19212.288018.432024.576036 8640MockQSMDSMSSM表1共用时钟频率 串行时钟那行时钟用來控制输入数据缓冲器中数据的移位。CS4344系列均支持外部 和内部串行时钟产生模式。参考图7-10中的数据格式。外部串行时钟模式在LRCK时钟周期的任何相位，如果在DEM

19、/SCLK管脚上检测到16个低到尚 的转换，CS4344 系列将会进入外部串行时钟模式。当器件采取这种匸作模式 时，内部串行时钟模式和去加車滤波器将是不可访问的。如果在LRCK的两个连 续祯中都没有 DEM/SCLK管脚上检测到低到岛的转换，那么CS4344系列将会 转换到内部串行时钟模式。参考图12。内部串行时钟模式在内部串行时钟模式下，串行时钟是内部产生的并且同MCLK和LRCK同步。 根据数据格式，SCLK/LRCK频率比可能为32、48、64或72。器件在这种模式下 的匸作与在外部串行时钟模式下的一样。内部串行时钟模式允许访问数字去加重 功能。详细参考图7-12。LOCKRight C

20、twvivlnZHIEDH:EHg 皈 / ： i i / / 話幘卜*； JEEEEEETTTTTJ $7773clk nRrmrjLTUi? Vmnnnnruuuuin mnfinnnr1 InjumruinjmrLr1 廿叽Internal SCLK ModeExternal SCLK ModePS. 16-Bit data and INT SCLK = 32 Fs ifMCLKRCK = 1024. 512. 256. 128. Of 64FS. Up to 24-Bit data and INT SCLK = 48 Fs it MCLKRCK = 768,384.192, or 96

21、PS. Up to24-Ditdata and INT SCLK = 72 Fsif MCLKARCK=1152l0upto24Bit DataData valid on Rising Edge of SCLKSWTALRCKSCLh图7 CS4344的数据格式（S）LnjifULrLrirL?甘 uinnnnnjTrumrb p u iiLruirLr? Inrumrinrirjin?i门 从和1打干丘；|却呵2词“q / / / /丿/ /； ； z /k站kE巨;）呵呵21“卜（就/，! i / ；777Internal SCLK ModeExternal SCLK ModLeft Ju

22、stified. up to 24 Bit DataIMT SCLK 64 FsrtMCLK/LRCK = 1024. 512. 256. 128. 5 64INT SCLK 8 Fs ifMCLK/LRCK - 768. 384. 192. Of 96INT SCLK = 72 Fs ifMCLK/LRCK = 1152Left Justified, up to 24 Bll Data ata Valid on Rising Edge of SCLK：Z -14#图8 CS4344数据格式（左对齐）#sox 打 VLpjjjjLpuLnjqjLpLnjLpj iTArmnruvm timmr

23、uwir3CATA 2： ； / / / / |23|22b 山 o|l9|ld H obkhVI l|o| /； : : Z /|23 也2 止 o|whd : ；|小 3 小 1 V；Internal SCLK ModExternal SCLK ModeRight Justified, 24七it DataINT SCLK = 64 Fs ifMCLK/LRCK = 1024. 512. 256. 128. 0T64INT SCLK = 48 Fs ifMCLK/LRCK 二 768, 384. 192. or 96INT SCLK = 72 Fs ifMCLK/LRCK 二 1152Ri

24、ght Jusaned, 2443R DataData Valid on Risrg Edge of SCLK sclk Must Have at Least 48 cycles per lrck Penod图9 CS4344数据格式（右对齐24位）皿:蚀5咖l旳貝 皿 tnnnnrLnjinnnrLnrLrun廿lt讥rV IrLrmjinjmnnnrLminjiRrqIn馆rnal SCLK ModeExternal SCLK ModeRiit Justified, 16 Brt DataINI SCLK 二 32 Fs ifMCLK LRCK 1024. 512.256. 128. or

25、 64INI SCLK = 48 FSITMCLKTRCK - 768. 384. 192 ar 96INI SCLK 72 FsifMCLKTRCK = 1152Right Justifedt 16 Bit Data Data Valid on Rising Edge of SCLKSCLK Must Have at Least 32 Cycles per LRCK Period图10 CS4344数据格式（右刘齐16位）去加重CS4344系列包含片上去加重功能。图11中给出了 FS等于44. 1kHz时的去加重曲线。去加重曲线的频率响应将随采样率Fs的改变而成比例变化。如果在LRCK的5个

26、连续下降沿DEM/SCLK均保持低(高)，那么去加巫滤波器将会打开 (关闭)。只有在内部串行时钟模式下才会具有这种功能。图11去加重曲线(Fs=44. 1kHz) 初始化(initialization)和去电(Power-Down)CS4344系列在上电(power-up)时首先进入去电状态。此时，插值滤波器和 delta-sigma调制器被重置，内部电床参考源、多比特数模转换器和开关电容低 通滤波器进入去电状态。在MCLK和LRCK出现前，器件将一也保持去电状态。一I. 检测到MCLK和LRCK信号，就会对一个LRCK周期中MCLKfl现的次数进行计数以确定 MCLK/LRCK的频率比。接下

27、来，电源被加到内部电压参考源上。最后，电源加到 D/A转换器和开关电容滤波器上，同时模拟输出变到静态电床 o输出瞬态控制CS4344系列采用防爆破音技术來使电源上电与左电期间出现的输出瞬变 作用最小化。当防爆破音技术通过与咅频输出串联的隔H电容來实现的时候，由 单边单电源转换器产牛的音频顺便现象就町以消除。为了更好的利用这个特点， 对它工作原理的理解是必需的。上电(Power-Up)当器件刚刚上电时，音频输出AOUTL和AOUTR电位为被嵌位在初始为低的 VQO在加时钟MCLK后,输出和VQ缓慢上升到静态工作电压。当VQ接3. 3uF负 载电容时，上升过程需耍约250ms (10uF, 420

28、ms)完成。电压缓慢的上升，允 许外部隔H电容有时间向VQ充电，有效的抑制了静态氏流电丿总当LRCK和SDIN(以及SCLK如果采用外部模式或SCLK输入)有效输入约2000个釆样周期后, 音频开始输出。掉电(Power-Down)为防止掉电时音频瞬变，在掉电Z前，隔肖电容必须完全放电。为此，掉电 之前,若VQ接3. 3uF, MCLK需先停止约250ms, (10uF, 420ms)。在这段时间内, VQ和音频输出放电到GND。若在该段时间内掉电，瞬变现象就会在VA下降到小 于VQ时出现。没有最小的上电周期，可以随时重新上电。当改变时钟或者采样率，在改变之前，推荐输入SDIN零值保持至少10个 LRCK采样时