VHDL设计初步ppt课件

1、EDA & CPLDEDA & CPLDz原理图输入与 VHDL文本输入设计的区别zGraphic is what you draw is what you getz“ tell me what hardware you want and I will give it to youzVHDL is what you write is what functional you getz“ tell me how your circuit should behave and the VHDL compiler will give you the hardware that does

2、the jobz but the designer can not control how the circuit implement什么是VHDL？ Very high speed integrated Hardware Description Language (VHDL)是是IEEE、工业规范硬件描画言语、工业规范硬件描画言语用言语的方式而非图形等方式描画硬件电路用言语的方式而非图形等方式描画硬件电路容易修正容易修正容易保管容易保管特别适宜于设计的电路有：特别适宜于设计的电路有：复杂组合逻辑电路，如：复杂组合逻辑电路，如： 译码器、编码器、加减法器、多路选择器、地译码器、编码器、加减法器

3、、多路选择器、地址译码器址译码器.形状机形状机等等等等.VHDLVHDL的功能和规范的功能和规范z VHDL 描画z输入端口z输出端口z电路的行为和功能zVHDL有过两个规范：zIEEE Std 1076-1987 (called VHDL 1987)zIEEE Std 1076-1993 (called VHDL 1993)5VHDL言语言语 支持行为描画与构造描画的混合运用支持行为描画与构造描画的混合运用 描画对象：实体描画对象：实体 ENTITY 顶级实体顶级实体 系统模块系统模块 低级实体低级实体 低层次的设计模块低层次的设计模块 高级实体可将低级实体作为元件调用高级实体可将低级实体作

4、为元件调用实体描画：实体描画： 实体阐明实体阐明 ENTITY引导，引导，EDN ENTITY 实体名终了实体名终了 构造体构造体 ARCHITECHTURE引导，引导，END ARCHITECHTURE 构造体名终了构造体名终了 顺序语句：同普通软件，按陈列顺序执行顺序语句：同普通软件，按陈列顺序执行 并行语句：无论多少行，同时执行并行语句：无论多少行，同时执行 构造式：电路元件安装构造式：电路元件安装 构造构造 例程序例程序5.1 行为式：功能和行为行为式：功能和行为 相应构造相应构造 例程序例程序5.2 算法式：电路和逻辑功能都不知适用于高层模块，电路实现时可以有多算法式：电路和逻辑功能

5、都不知适用于高层模块，电路实现时可以有多 种不同的实现方案例程序种不同的实现方案例程序5.3 例例 1 1 构造式构造式 BEGING BEGINGu1:nand2 PORT MAP (a=set,b=qb,c=q);u1:nand2 PORT MAP (a=set,b=qb,c=q);u2:nand2 PORT MAP (a=reset, b=q, c=qb);u2:nand2 PORT MAP (a=reset, b=q, c=qb);例例 2 2 行为式行为式ARCHTECTURE rs_behav OF rsff ISARCHTECTURE rs_behav OF rsff ISBEG

6、INBEGIN q=NOT (qb AND set); q=NOT (qb AND set); qb=NOT(q AND reset); qb=NOT(q AND reset);END rs_behav;END rs_behav;例例 3 3 算法式算法式ARCHTECTURE rs_alg OF rsff ISARCHTECTURE rs_alg OF rsff ISBEGINBEGIN ASSERT NOT (reset= ASSERT NOT (reset=“0 0 AND set= AND set=“0 0); -); -输入为输入为0000，输出不定，报告错误，输出不定，报告错误 R

7、EPORT REPORT “Input IS Input IS 0000 SEVERITY error; SEVERITY error; IF set= IF set=1 1 AND reset= AND reset=1 1THEN THEN 输入为输入为1111，输出不变，输出不变 . . VHDL程序根本构造VHDL Synthesis vs. other HDLs SynthesiszVHDL: “tell me how your circuit should behave and I will give you hardware that does the jobzABEL, PALA

8、SM, AHDL:z“tell me what hardware you want and I will give it to youWhy using VHDL instead of GraphiczEasy to ModifyzIt is more powerful than GraphiczVHDL is a portable language becausezis device independentzthe same code can be applied to Device manufactured by Company A or Company B 【例5-1】ENTITY mu

9、x21a IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT ) ;END ENTITY mux21a ;ARCHITECTURE one OF mux21a IS BEGIN y = a WHEN s = 0 ELSE b ;END ARCHITECTURE one ;实体实体构造体构造体5.1 多路选择器多路选择器VHDL描画描画图图5-1 mux21a实体实体图图5-2 mux21a构造体构造体5.1.1 2选选1多路选择器的多路选择器的VHDL描画描画5.1.1 2选选1多路选择器的多路选择器的VHDL描画描画【例【例5-2】 ENTITY

10、 mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a;ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGINd = a AND (NOT S) ;e = b AND s ;y = d OR e ; END ARCHITECTURE one ;【例【例5-3】 . . . ARCHITECTURE one OF mux21a IS BEGIN y = (a AND (NOT s) OR (b AND s) ; END ARCHITECTURE

11、one;并行语句用boolean方程表达5.1.1 2选选1多路选择器的多路选择器的VHDL描画描画【例【例5-4】ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT );END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = 0 THEN y = a ; ELSE y = b ; END IF; END PROCESS;END ARCHITECTURE one ;顺序语句5.1.1 2选选1多路选择器的多路选择器的VHDL描画描画

12、四种描画方法四种描画方法 电路构造一样电路构造一样 综合综合5.1.1 2选选1多路选择器的多路选择器的VHDL描画描画图图5-3 mux21a功能时序波形功能时序波形5.1.2 VHDL相关语句阐明相关语句阐明1. 1. 实体表达实体表达【例【例5-5】ENTITY e_name IS PORT ( p_name : port_m data_type; . p_name : port_m data_type );END ENTITY e_name;或：或：【例【例5-6】ENTITY e_name IS PORT ( p_name : port_m data_type; . p_namei

13、: port_mi data_type );END e_name;93版版87版版5.1.2 VHDL相关语句阐明相关语句阐明2. 2. 实体名实体名 不可用数字开头、中文、已有实体名不可用数字开头、中文、已有实体名3. PORT3. PORT语句和端口信号名语句和端口信号名 信号名独一信号名独一4. 4. 端口方式端口方式( (定义端口上数据的流动方向和方式定义端口上数据的流动方向和方式INOUTINOUTBUFFER5. 5. 数据类型数据类型BIT BIT 0 0和和1 1加引号加引号, ,否那么为整数否那么为整数INTEGERINTEGER注注:BIT:BIT数据类型的定义在规范程序包

14、数据类型的定义在规范程序包STANDARDSTANDARD中中,STANDARD,STANDARD在规在规范库范库STDSTD中中5.1.2 VHDL相关语句阐明相关语句阐明6. 6. 构造体表达构造体表达【例【例5-7】ARCHITECTURE arch_name OF e_name IS (阐明语句阐明语句)BEGIN (功能描画语句功能描画语句)END ARCHITECTURE arch_name ；或：或：【例【例5-8】ARCHITECTURE arch_name OF e_name IS (阐明语句阐明语句)BEGIN (功能描画语句功能描画语句)END arch_name ；7.

15、 7. 信号传输信号传输( (赋值赋值) )符号和数据比较符号符号和数据比较符号A A、y=a y=a 赋值赋值 ； 以后发生，了解为延时以后发生，了解为延时 ； 两边数据类型两边数据类型一样一样B B、S=S=0 0比较；输出结果的数据类型比较；输出结果的数据类型BOOLEANBOOLEAN，取值，取值TRUE OR TRUE OR FALSE(FALSE(1 1OR OR 0 0) )5.1.2 VHDL相关语句阐明相关语句阐明8. 8. 逻辑操作符逻辑操作符7 7种：种：ANDAND、OROR、NANDNAND、NORNOR、XORXOR、XNORXNOR、NOTNOT 要求的操作数操作

16、对象的数据类型：要求的操作数操作对象的数据类型：BITBIT、BOOLEANBOOLEAN、STD_LOGICSTD_LOGIC9. IF_THEN9. IF_THEN条件语句条件语句 顺序语句顺序语句10. WHEN_ELSE10. WHEN_ELSE条件信号赋值语句条件信号赋值语句 并行赋值并行赋值赋值目的赋值目的 = 表达式表达式 WHEN 赋值条件赋值条件 ELSE 表达式表达式 WHEN 赋值条件赋值条件 ELSE . 表达式表达式 ；11. PROCESS11. PROCESS进程语句和顺序语句进程语句和顺序语句 合法的顺序语句必需在进程合法的顺序语句必需在进程语句中语句中 一个构

17、造体中可以有恣意个进程语句，一切的进程语一个构造体中可以有恣意个进程语句，一切的进程语句都是并行语句，而由任一句都是并行语句，而由任一 进程进程PROCESSPROCESS引导的语句构造属于顺序语句。引导的语句构造属于顺序语句。12. 12. 文件取名和存盘文件取名和存盘 文件名同实体名，在元件例化语句中元件文件名同实体名，在元件例化语句中元件名同文件名名同文件名5.1.3 VHDL设计的根本概念和语句小节设计的根本概念和语句小节数据类型信号赋值符条件比较符 延时实体构造体端口定义端口方式逻辑操作符IF条件语句并行条件语句进程语句顺序语句并行语句文件取名文件存盘5.2 存放器描画及其存放器描画

18、及其VHDL言语景象言语景象5.2.1 D触发器的触发器的VHDL描画描画【例5-9】LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; -类似于在芯片内部定义一个数据的暂存节点 BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 -边

19、沿测试语句,有上升沿结果为true THEN Q1 = D ; -if不完好条件语句 END IF; Q = Q1 ; -将内部的暂存数据向端口输出 END PROCESS ; END bhv;D触发器触发器5.2.2 D触发器触发器VHDL描画的言语景象阐明描画的言语景象阐明1. 1. 规范逻辑位数据类型规范逻辑位数据类型STD_LOGICSTD_LOGICBIT数据类型定义： TYPE BIT IS(0,1);STD_LOGIC数据类型定义：TYPE STD_LOGIC IS (U,X,0,1,Z,W,L,H,-);STD_LOGIC所定义的9种数据的含义是：U表示未初始化的； X表示强未

20、知的； 0表示强逻辑0； 1表示强逻辑1； Z表示高阻态； W 表示弱未知的； L表示弱逻辑0； H表示弱逻辑1； -表示忽略。注注:在数字器件中实现的有其中在数字器件中实现的有其中4种种,X-、0、1、Z5.2.2 D触发器触发器VHDL描画的言语景象阐明描画的言语景象阐明2. 2. 设计库和规范程序包设计库和规范程序包3. SIGNAL3. SIGNAL信号定义和数据对象信号定义和数据对象【例5-10】ARCHITECTURE bhv OF DFF1 IS BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q = D ; END

21、IF; END PROCESS ;END ;运用库和程序包的普通定义表式是： LIBRARY ; USE .ALL ; LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;在在IEE库中的库中的STD_LOGIC_1164程序包程序包中定义中定义STD_LOGIC数据类型数据类型SIGNAL Q1 : STD_LOGIC ;SIGNAL：定义某标识符为信号Q1 数据对象：信号 数据类型： STD_LOGIC 信号：signal 数据对象 变量：variable 常量：constant数据对象信号Signal 和变量 VariablezSignal Assign

22、mentzreceive the assign value after a period of timezVariable Assignmentzhappens immediately when the statement is executed, no delaySignals vs. VariablesRepresent CircuitRepresent local storageInterconnectGlobal Scope (anywhere)Local Scope(inside process)Updated at end of PROCESSUpdated Immediately

23、(new value not available)(new value available) SIGNALSVARIABLES UTILITY: SCOPE:BEHAVIOR:5.2.2 D触发器触发器VHDL描画的言语景象阐明描画的言语景象阐明4. 4. 上升沿检测表式和信号属性函数上升沿检测表式和信号属性函数EVENTEVENT 关键词EVENT是信号属性，VHDL经过以下表式来测定某信号的跳变边沿： EVENTCLKEVENT 对对CLK标识符的信号在标识符的信号在时间内发惹事件的情况进展检测时间内发惹事件的情况进展检测假设：假设：CLK的数据类型为的数据类型为STD_LOGIC， 时间

24、内时间内CLK由由9种值中恣意一值种值中恣意一值向另向另 一值跳变，那么表达式输出一值跳变，那么表达式输出TRUE，否那么输出，否那么输出FALSE。CLKEVENT AND CLK = 1 边沿测试语句边沿测试语句5. 5. 不完好条件语句与时序电路不完好条件语句与时序电路【例【例5-11】比较器组合电路】比较器组合电路ENTITY COMP_BAD IS PORT( a1 : IN BIT; b1 : IN BIT; q1 : OUT BIT ); END ; ARCHITECTURE one OF COMP_BAD IS BEGIN PROCESS (a1,b1) BEGIN IF a1

25、 b1 THEN q1 = 1 ; ELSIF a1 b1 THEN q1 b1 THEN q1 = 1 ; ELSE q1 = 0 ; -a1b1的情况，完好条件语句 END IF; END PROCESS ; END 图图5-6 例例5-12的电路图的电路图5.2.3 实现时序电路的实现时序电路的VHDL不同表达方式不同表达方式【例【例5-13】.PROCESS (CLK) BEGINIF CLKEVENT AND (CLK=1) AND (CLKLAST_VALUE=0) THEN Q = D ; -确保确保CLK的变化是一次上升沿的跳变的变化是一次上升沿的跳变 END IF; END

26、PROCESS ;【例【例5-14】.PROCESS (CLK) BEGINIF CLK=1 AND CLKLAST_VALUE=0 -同例同例5-13 THEN Q = D ; END IF; END PROCESS ;预定义信号属性：预定义信号属性：CLK在在时辰前为时辰前为05.2.3 实现时序电路的实现时序电路的VHDL不同表达方式不同表达方式【例【例5-15】LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DFF3 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT ST

27、D_LOGIC ); END ; ARCHITECTURE bhv OF DFF3 IS SIGNAL Q1 : STD_LOGIC; BEGIN PROCESS (CLK) BEGIN IF rising_edge(CLK) - CLK的数据类型必需是的数据类型必需是STD_LOGIC THEN Q1 = D ; END IF; Q = Q1 ; END PROCESS ; END ;上升沿测试函数上升沿测试函数5.2.3 实现时序电路的实现时序电路的VHDL不同表达方式不同表达方式【例【例5-16】 . PROCESS BEGIN wait until CLK = 1 ; -利用利用wai

28、t语句语句 Q = D ; END PROCESS;【例5-17】. PROCESS (CLK) BEGIN IF CLK = 1 THEN Q = D ; -利用进程的启动特性产生对CLK的边沿检测 END IF; END PROCESS ;【例【例5-18】. PROCESS (CLK，D) BEGIN IF CLK = 1 -电平触发型存放器电平触发型存放器 THEN Q = D ; END IF; END PROCESS ;5.2.3 实现时序电路的实现时序电路的VHDL不同表达方式不同表达方式图图5-7 边沿型触发器时序波形边沿型触发器时序波形图图5-8 电平触发型存放器的时序波形电

29、平触发型存放器的时序波形5.2.4 异步时序电路设计异步时序电路设计 【例【例5-19】. ARCHITECTURE bhv OF MULTI_DFF IS SIGNAL Q1,Q2 : STD_LOGIC; BEGINPRO1: PROCESS (CLK) BEGIN IF CLKEVENT AND CLK=1 THEN Q1 = NOT (Q2 OR A); END IF; END PROCESS ;PRO2:PROCESS (Q1) BEGIN IF Q1EVENT AND Q1=1 THEN Q2 = D; END IF; = Q2 ; END PROCESS ; 图图5-9 例例5-

30、19综合的电路综合的电路PRO1、PRO2是标注不参与综合是标注不参与综合进程进程1的赋值信号为进程的赋值信号为进程2的敏感信号的敏感信号5.2.5 VHDL设计根本概念和言语景象小节设计根本概念和言语景象小节数据类型数据对象信号属性时钟检测VHDL库程序包时序电路异步时序5.3 1位二进制全加器的位二进制全加器的VHDL设计设计图图5-10半加器半加器h_adder电路图电路图图图5-11 全加器全加器f_adder电路图电路图5.3.1 半加器描画和半加器描画和CASE语句语句absoco0000011010101101表表5-1 半加器半加器h_adder逻辑功能真值表逻辑功能真值表1.

31、 CASE1. CASE语句语句CASE语句的普通表式是：语句的普通表式是：CASE ISWhen = ; . ; ；When = ; . ; ；.END CASE ；A、分支条件是互斥的B、完全覆盖case 的取值，否那么最后一行others不是操作符，含义“于是2. 2. 规范逻辑矢量数据类型规范逻辑矢量数据类型STD_LOGIC_VECTORSTD_LOGIC_VECTOR3. 3. 并置操作符并置操作符 以下是一些并置操作例如：以下是一些并置操作例如：SIGNAL a : STD_LOGIC_VECTOR (3 DOWNTO 0) ;SIGNAL d : STD_LOGIC_VECTO

32、R (1 DOWNTO 0) ; .a = 10d(1)1 ; - 元素与元素并置，并置后的数组长元素与元素并置，并置后的数组长度为度为4 .IF a d = 101011 THEN . - 在在IF条件句中可以运用并置符条件句中可以运用并置符 5.3.1 半加器描画和半加器描画和CASE语句语句在运用STD_LOGIC_VECTOR中，必需注明其数组宽度，即位宽，如： B : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ； 或 SIGNAL A ：STD_LOGIC_VECTOR(1 TO 4)5.3.1 半加器描画和半加器描画和CASE语句语句【例5-20】 LIBR

33、ARY IEEE ;-或门逻辑描画 USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2a IS PORT (a, b : IN STD_LOGIC; c : OUT STD_LOGIC ); END ENTITY or2a； ARCHITECTURE one OF or2a IS BEGIN c = a OR b ; END ARCHITECTURE one;【例5-21】LIBRARY IEEE; -半加器描画(1)USE IEEE.STD_LOGIC_1164.ALL; ENTITY adder IS PORT (a, b : IN STD_LOGIC; co,

34、 so : OUT STD_LOGIC); END ENTITY adder; ARCHITECTURE fh1 OF adder is BEGIN so = a XOR b ; co = a AND b ; END ARCHITECTURE fh1; 【例5-22】LIBRARY IEEE; -半加器描画(2)USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_ad

35、der is SIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0) ;BEGIN abc so=0; co so=1; co so=1; co so=0; co NULL ; END CASE; END PROCESS;END ARCHITECTURE fh1 ;【例5-23】 . -半加器描画(3) SIGNAL abc,cso : STD_LOGIC_VECTOR(1 DOWNTO 0 ); BEGIN abc = a & b ; co = cso(1) ; so cso cso cso csoain，b=bin，co=d，so=e); u2 : h_

36、adder PORT MAP(a=e， b=cin， co=f，so=sum); u3 : or2a PORT MAP(a=d， b=f， c=cout); END ARCHITECTURE fd1;5.3.2 全加器描画和例化语句全加器描画和例化语句 元件例化语句由两部分组成，第一部分是对一个现成的设计实体定义为一个元件，语句的功能是对待调用的元件作出调用声明，它的最简表达式如下所示： COMPONENT 元件名 IS PORT (端口名表) ； END COMPONENT 文件名 ； 元件例化语句的第二部分那么是此元件与当前设计实体元件例化语句的第二部分那么是此元件与当前设计实体(顶层文件

37、顶层文件)中元件间及端口的衔接阐明。语句的表达式如下：中元件间及端口的衔接阐明。语句的表达式如下： 例化名例化名 : 元件名元件名 PORT MAP( 端口名端口名 = 衔接端口名衔接端口名,.);例：用例：用VHDL设计设计4位计数器位计数器取整数数据类型，为什么？算术操作符对应的操作数无特殊阐明为整数整数取值范围端口信号方式取BUFFER，为什么？=两边都有Q，阐明Q为I/OBUFFER：输入功能是将本人的输出前往留意整数和位的不同表达方式！修正后的程序运算符加载重载函数留意，信号留意，信号端口方式和端口方式和数据类型的数据类型的改动！改动！留意，引留意，引进内部信进内部信号矢量！号矢量！

38、4位锁存器位锁存器组合电路加组合电路加1器器锁存信号锁存信号输出反响输出反响用用VHDL设计设计7段段16进制译码器进制译码器用用CASE语句完成真值表的功能语句完成真值表的功能向向7段数码段数码管输出信号，管输出信号，最高位控制最高位控制小数点小数点留意，此语句必需参与留意，此语句必需参与4位加法位加法计数器计数器7段译码器段译码器8位总线输出位总线输出信信号号输输出出例1LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux4 ISPORT (i0, i1, i2, i3, a, b : IN STD_LOGIC; q : OUT STD_L

39、OGIC);END mux4;ARCHITECTURE body_mux4 OF mux4 ISsignal muxval : integer;BEGINprocess(i0,i1,i2,i3,a,b)beginmuxval = 0;if (a = 1) then muxval = muxval + 1;end if;if (b = 1) then muxval q q q q null;end case;end process; END body_mux4;Why ?LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux4 ISPORT (i0

40、, i1, i2, i3, a, b : IN STD_LOGIC; q : OUT STD_LOGIC);END mux4;ARCHITECTURE body_mux4 OF mux4 ISBEGINprocess(i0,i1,i2,i3,a,b)variable muxval : integer range 0 to 3;beginmuxval := 0;if (a = 1) then muxval := muxval + 1;end if;if (b = 1) then muxval := muxval + 2;end if;case muxval is when 0 = q q q q

41、 null;end case;end process; END body_mux4;LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a，b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder； ARCHITECTURE fh1 OF h_adder IBEGIN so = (a OR b)AND(a NAND b); co a2，b=a3，s=s0，y=tmp); u2 : MUX21A PORT MAP(a=a1，b=tmp，s=s1，y=outy); END ARCHITECTURE BHV ;实实 验验 实验实验5-1 简单组合电路的设计简单组合电路的设计 按照5.4节的步骤对上例分别进展编译、综合、仿真。并对其仿真波形(图5-23)作出分析阐明。图图5-23 仿真波形仿真波形实实 验验 实验实验5-1 简单组合电路的设计简单组合电路的设计 (4) 实验内容3：引脚锁定以