时序及相关概念

1、时序及相关概念以下我把时序分为两部分，只是为了下文介绍起来作为归类，非官方分类 方法。第一时序：CL-tRCD-tRP-tRAS-C畸是我们常说的5个主要时序。第二时序：（包含所有XMP时序）在讲时序之前，我想先让大家明白一些概念。内存时钟信号是方波，DDR内存在时钟信号上升和下降时各进行一次数据传输，所以会有等效两倍传输率 的关系。例如DDR3-1333的实际工彳频率是666.7MHz,每秒传输数据 666.7*2=1333百万次，即1333MT/S,也就是我们说的等效频率 1333MHz,再由 每条内存位宽是64bit,那么它的带宽就是：1333MT/s*64bit/8 （8bit是一字

2、节）=10667MB/s。所谓时序，就是内存的时钟周期数值，脉冲信号经过上升再 下降，到下一次上升之前叫做一个时钟周期，随着内存频率提升，这个周期会 变短。例如CL9的意思就是CL这个操作的时间是9个时钟周期。另外还要搞清楚一些基本术语：Cell:颗粒中的一个数据存储单元叫做一个 Cell,由一个电容和一个N沟道 MOSFETS 成。Bank： 8bit的内存颗粒，一个颗粒叫做一个 bank, 4bit的颗粒，正反两个 颗粒合起来叫做一个bank。一根内存是64bit,如果是单面就是8个8bit颗粒， 如果是双面，那就是16个4bit的颗粒分别在两面，不算 ECC®粒。Rank:内存

3、PCB的一面所有颗粒叫做一个rank,目前在Unbuffered台式机内存 上，通常一面是8个颗粒，所以单面内存就是1个rank, 8个bank,双面内存 就是2个rank, 8个bank。Bank与rank的定义是SPD言息的一部分，在 AIDA64中SPD一栏可以看 到。DIMM :指一条可传输64bit数据的内存PCB也就是内存颗粒的载体，算上 ECC林 片，一条DIMM PCB最多可以容纳18个芯片。第一时序CAS Latency (CD :CAS即Column Address Strobe列地址信号，它定义了在读取命令发出后到 数据读出到IO接口的间隔时间。由于CAS在几乎所有的内存

4、读取操作中都会生 效(除非是读取到同一行地址中连续的数据，4bit颗粒直接读取间隔3个地址，8bit颗粒直接读取间隔7个地址，这时候CAS不生效)，因此它是对内存 读取性能影响最强的。如下图，蓝色的 Read表示读取命令，绿色的方块表示数 据读出IO,中间间隔的时间就是CL已知CL时钟周期值CAS我们可以使用以下公式来计算实际延迟时间 tCAStCAS (ns) = (CAS*2000) /内存等效频率例如，DDR3-1333 CL呐存实际 CAS延迟时间=(9*2000) /1333=13.50 ns或者反过来算，假如已知你的内存可以在7.5ns延迟下稳定工作，并且你想要DDR3-2000的

5、频率，那么你可以把 CL值设为8T (实际上8ns,大于7.5ns即 可)，如果你想要DDR3-1600的频率，那么你的CL值可以设到6T (实际 7.5ns)。这个公式对于所有用时钟周期表示延迟的内存时序都可以用。说到这个公式，我想顺便说说大家对频率和时序的纠结问题。首先来回顾一下DDR一代到三代的一些典型的JEDE哪范，并按照上边那个公式算一下它的 CL延迟时间：DDR-400 3-3-3-8 ( 3*2000) /400=15 nsDDR2-800 6-6-6-18 (6*2000) /800=15 nsDDR3-1333 9-9-9-24 刚才算了是 13.5 ns再来看看每一代的超频

6、内存的最佳表现(平民级，非世界纪录)：DDR1 Winbond BH-5 DDR-500 CL1.5 ( 1.5*2000) /500=6 nsDDR2 Micron D9GMH DDR2-1400 CL4 (4*2000) /1400=5.71 nsDDR3 PSC A3G-A DDR3-2133 CL6( 6*2000) /2133=5.63 ns发现什么？不管是哪一代内存，随着频率提升，CL周期也同步提升，但是最后算出来的CL延迟时间却差不多。那么到了 DDR4, JEDEC®范频率去到 DDR4-4266如果按照差不多的延迟，那么按照 13ns多一些来算，那么CL值将 达到2

7、8T!如果按照我们的极限超频延迟来算，DDR4-4266下的延迟也将达到12T。所以到了下一代DDR4,两位数的时钟周期将不可避免。所以，我想说的是，不要再去想什么 DDR3的频率，DDR2的时序，在频宽 严重过剩，IMC成为瓶颈的今天，它对性能没太多的提升。DRAM RAS to CAS DelaytRCD):RAS的含义与CA软似，就是行(Row)地址信号。它定义的是在内存的一 个rank (内存的一面)之中，行地址激活(Active)命令发出之后，内存对行地 址的操作所需要的时间。每一个内存 cell就是一个可存储数据的地址，每个地 址都有对应的行号和列号，每一行包含 1024个列地址，

8、当某一行地址被激活 后，多个CAS请求会被发送以进行读写操作。简单的说，已知行地址位置，在 这一行中找到相应的列地址，就可以完成寻址，进行读写操作，从已知行地址 到找到列地址过去的时间就是tRCQ当内存中某一行地址被激活时，我们称它 为“open page/'在同一时刻，同一个rank可以打开8个行地址(8个bank,也就是8个颗粒各一个)。下图显示一个行地址激活命令发出，到寻找列地址并 发出读取指令，中间间隔的时间就是 tRCQ tRCD值由于是最关键的寻址时间， 它对内存最大频率影响最大，一般想要上高频，在加电压和放宽CL值不奏效的时候，我们都要放宽这个延迟。DRAM RAS Pr

9、echarge Tim&tRP):DRAM RAS Active Time(tRAS):行地址激活的时间。它其实就是从一个行地址预充电之后，从激活到寻址 再到读取完成所经过的整个时间，也就是 tRCD+tCL勺意思。这个操作并不会频 繁发生，只有在空闲的内存新建数据的时候才会使用它。太紧的 tRAS值，有可 能会导致数据丢失或不完整，太宽的值则会影响内存性能，尤其是在内存使用 量增加的时候。所以一般为了稳定性，我们设置 tRASAtRTP+tRCD+(W (tRTP 不是tRP,将在第二时序中介绍)，尤其是 PCB好或者跑高频的时候，多几个 周期比较稳妥。DRAM Command Mo

10、de (Command Rate, CR :首命令延迟，也就是我们平时说的 1T/2T模式。是指从选定bank之后到可 以发出行地址激活命令所经过的时间。CR可能对性能的影响有比较大的变数：如果CPU所需要的数据都在内存的一个行地址上，就不需要进行重复多次 的bank选择，CR的影响就很小；但是如果一个rank中同时多个bank要激活行 地址，或者不同的rank中不同bank需要同时激活的时候，CR对性能的影响就 会提升。但是随着内存频率的提升，CR=1T/2硒时间差越短，它的影响就会越来越小，这就是我们看到 DDR1的时候1T/2T对性能影响挺大，但是到了 DDR3 影响就很小的其中一个原因

11、。但是为了性能最大化，我们尽量把CR设为1T,但是如果bank数很多的时候，例如插满四条内存，就有 32个bank, bank选择 随机性增大，1T的首命令时间可能会不稳定。所以，内存的基本读取操作的时序角度流程就是把上面那三张图合起来：预充电-激活行地址并寻找列地址-发送读取命令-读出数据，这四步操作中 间的三个延迟就分别是tRP、tRCD和CL和我们常说的时序顺序刚好是反过来 的。第二时序一一XMPDRAM CAS Write Latency(tWCL):列地址写入延迟，也就是 DRAM的最小写入操作时间，与 CL刚好是读写对 应关系，一般跟CL值设为同一个值就是可以稳定的。由于内存读取之

12、前必须先 写入，所以这个值可以说与 CL一样重要。但是在BIOS里一般没得设置，可能 是与CL绑定了。DRAM Row Cycle Time(tRC):行周期时间。定义了同一 bank两次行激活命令所间隔的最小时间，或者说 是一个bank中完成一次行操作周期(Row Cycle的时间，即tRP+tRAS(预充电 加上激活的整个过程)，tRC设得太紧可能会直接点开不了机，一般只要能进系 统再多加一两个周期都是可以稳定的。下图显示的就是tRC的时间。DRAM Row Refresh Cycle TimetRFQ :行地址刷新周期，定义了一个 bank中行地址刷新所需要的时间。重提一下 刷新的含义，

13、由于cell中电容的电荷在MOSFE送闭之后一段时间就会失去，为 了维持数据，每隔很短一段时间就需要重新充电。这里多提一句，Intel平台和AMD平台对tRFC的含义不一样，AMD平台的tRFC是DRAM刷新延迟时间，单 位是ns,通常有几个值可以调整，也就是说它的 tRFC时钟周期会随着频率的提 升而提升；而Intel平台的单位则直接是时钟周期，相反地延迟时间会随着频率 的提升而降低。容量大的bank行地址和cell会更多，刷新时间也更长，因此 tRFC也要更高。另外，tRFC如果太快会导致数据出错，太慢则影响性能，但可 以增加稳定性。DRAM Refresh Interval (tREFI

14、 :内存刷新时间间隔，也就是内存的刷新命令生效前要经过的时间。刷新的 时间间隔一般取决于内存颗粒的容量(density),容量越大，就越需要频繁刷新，tREF值就要越低。另外tREFI的时间也会受到内存工作温度与内存电压 (Vdimm)影响，因为温度越高电容漏电越快。一般在 AMD主板的BIOS里，这个值只有3.9us和7.8us可选，而在SNB平台，则是按时钟周期算，例如 DDR3-1333下默认值为5199T,换算过来就是，也就是 7.8us。一般DRAM颗粒 的spec中都是规定工作温度大于85度时采用3.9us。DRAM RAS to RAS DelaytRRD):行地址间延迟，定义的

15、是同一 rank不同bank间两个连续激活命令的最短延 迟，在DDR3时代一般最小是4T。它的彳用和CR有点像，不过比CR更多的时 候对性能有较大的影响，所以这个时序可尽量缩小。DRAM Write Recovery Time (tWR):内存写入恢复时间，它定义了内存从写入命令发出(从开始写入算起)到 下一次预充电间隔的时间，也就是tRP的前一个操作。如果这个时间设得太 短，可能会导致前一次写入未完成就开始下一次预充电，进行寻址，那么前一 次写入的数据就会不完整，造成丢数据的情况。这个周期也是第二时序中比较 长的，DDR3-200L股需要10-14个周期，甚至更高。DRAM Read to

16、Precharge Time(tRTP):与tWR类似，定义了同一 rank上内存从读取命令发出到tRP之前的间隔时 间，但是它在读取完成并且行地址关闭之后才会生效。单颗 128MB的内存颗粒 可以在DDR3-2000下运行在4到6个时钟周期，如果bank容量增大时，这个时 序有可能要放宽。DRAM Four Active Window/ (tFAW):它定义了同一 rank中允许同时发送大于四个行激活命令的间隔时间，因此 最小值应该不小于tRRD的四倍。在DDR3上，tRRD的最小值是4T,因此tFAW 的最小值就是16T。这个tFAW由于是在一个rank中大于四个bank同时激活之 后才生效，因此在内存不是很繁忙的时候，它对性能的影响并不是很大。但是 对一些频繁读写内存的操作(例如 SuperPI 32M), tFAW对性能的影响可能会 加大。由于现在内存用满的几率非常小，两根双面的内存更是有4个rank,配合上interleaving, 一个rank中同时激活大于四个bank的几率应该不大，所以 通常我们把它设为tRRD的四倍应该就不会出问题。DRAM Write to Read Delay (tWTR):内存写-读延迟，它定义的是内存写入命令发出后到下一个读取