Quartus-II中FPGA管脚的分配策略

1、精品文档 Quartus II 中FPGA管脚的分配策略 编写： * 校核： 审核： 二一年 月曰 0 欢。迎下载 精品文档 目录 目 录 . QUARTUS II 中 FPGA 管脚分配策略 . 1. FPGAt 脚介绍 . 1 1.1. 电源管脚 . . 1 1.2 配置管脚 . . 2 1.3 普通 I/O 管脚 . . 2 1.4. 时钟管脚 . . 2 2. FPGA 管脚分配方法 . 3 2.1. PIN PLANNER?式 . . 3 2.2 I MPORTXSSIGNMEN 方式 . . 4 2.3 TCL SCRIPTS方式 . . 6 2.4. 项目组统一使用方式 . .

2、9 3. 编写 FPGAt 脚分配文件 10 3.1. 查看 PDF 格式的原理图 . . 10 3.2. 查看 PRJPCB 格式的原理图 . . 11 4. 保存 FPGAf 脚分配文件 12 4.1. TCL格式或 CSV 格式 . . 12 4.2 QSF 格式 . . 12 4.3. 项目组统一使用格式 . . 12 附录 管脚类型说明 . 13 I 欢迎。下载 精品文档 Quartus II 中FPGA管脚分配策略 1. FPGAf 脚介绍 FPGA 的管脚从使用对象来说可分为两大类： 专用管脚和用户自定义管脚。 一般情况下， 专用管 脚大概占 FPGA管脚数的 20% 30%,剩

3、下的 70% 80%为用户自定义管脚。从功能上来说可分为电 源管脚、配置管脚、时钟管脚、普通 I/O 管脚等。 下面以 Altera 公司的 Cyclone IV E 系列芯片 EP4CE30F23C8 为例，如图 1 所示，芯片总共包含 484 个芯片管脚。图中不同颜色的区域代表不同的 Bank，整个芯片主要分为 8 个 Bank，FPGA 的各个 管脚分布在不同的 Bank 中。 其中，三角形标记的管脚为电源管脚，正三角表示 VCC 倒三角表示 GND 三角内部的 O 表示 I/O 管脚电源，I 表示内核电源。 圆形标记的管脚为普通用户 I/O 管脚，可以由用户随意使用。 正方形标记且内部

4、有时钟沿符号的管脚为全局时钟管脚。 五边形标记的管脚为配置管脚。 图 1 Wire Bond 1.1.电源管脚 FPGA 通常需要两个电压才能运行，一个是内核电压，另一个是 I/O 电压。每个电压通过独立的 电源管脚来提供。内核电压是用来给 FPGA 内部的逻辑门和触发器供电。随着 FPGA 的发展，内核电 压从 5V、3.3V、2.5V、1.8V 到 1.5V，变得越来越低。I/O电压用来给各个 Bank 供电，每个 Bank 都有独立的 I/O电压输入。一般情况下，内核电压会比 I/O 电压低。 ?n YP UHT1/O awQ-r8- ijts -rrftr assgnd h Jnbcn

5、dsdpsd 耳上StEMJ Dlh?r KJX DE3 iFFjn DtFF-P 血 DOS CLKJ1 QKJP thfrPLL flyr 2 pupniK! *10 *ULL isaz M5EU3 ECTJ=JOWE nCE 吨 m=D3 TD TCK TM TOO H71J5 trRHF WCC/KCRMCT MCC* yCCTNT ,-CCTD A VA1-巴巴 出 lU LU巴 O 0迅迅 / e |0OQ A: LGHts；：；：；cl.00OJ-9Q 1 VV 0 )A o , o /D A XZ； 3 A 0 u V WAW D L F 0 M 窃 0 札AA 21! - O

6、V7 “ o A D E F M AC)Z jOO 7W3JlOOG 2e岳 徘 * oo vH)(D o VAV77-* 3 9 OAG E E o *5At o A0O 筐、筐、:OQ O VAA A AA OO2V 00Y V/ . A 2S5ZS V OM3*2 O0A(a) YA2 IT nA E A GO ;0 o nn G Reserved、 Current Strength 和 Slew Rate 。 Location 里可以选择所需要的芯片管脚，管脚确定后 I/O Bank 中的 Bank 数会自动填充， VREF Group 也会自动填充。I/O Standard 是每个

7、Bank 对应的电压标准， 一个 Bank 只能有一种电压标准，一般情况下选择默认值就好。 Reserved 是对管脚内部的 I/O 逻辑 进行约束，有 6 个选择项供选择，例 As SignalProbe output、As bidirectional 等。Current Strength 是驱动电流强度，一般选择默认值，如果需要驱动大功率的电路， 一般在 FPGA 外围加驱动电路。Slew Rate 是电压转换速率，跟信号跳变时间有关，一般选择默认值。 在管脚分配的过程中，我们主要关心 Locati on 这一选项，其他选项采用默认值就可。 步骤 2：在 Location 中选择管脚。所有

8、管脚配置完成后关闭当前界面。 Pin Planner ”，或者按快捷键 jnpbt Jnpvt (Xjlwt Oj&dt Outwt Oufexir OulgUt Qmt CXArt OJtMt Qjs-rt Dutxit Or j 0LM1 0?_ S4_MJ 强过下拉菜单 可以选择需要 的管脚 在 Location 选择了 管脚后I/O Bank自 动填充 Bank内部的细分 区域，非修改属性 用于支持对应不同的电平 标准，即VCCIO每个 Bank只能有一种电压标准 F寸管脚内部十 的I/O逻辑 进行约束 驱动电流 强度 电压转换速率， 表示单位时间内 电压升高的幅值 询 . !

9、 Fsairedi DrfTErsibalRar -Ov)-K A 用 吩止 r_Focfe DO 5:mCi3*d 工 5、IdTsl E ：.5吐也 W炊仙) 吐眉甘(d阳d 15* StBLtiD-n 匚囲T -斗 g-W| 1，如可 -J !站15 4站闫 LjjTenLiFfcsnLT 说 KHJU 3 Wk 快怕 iJlj Rm ctldijiiJ RM fl-fOiJO Rfn* ijtfrt- JQ 呻 dc-feiJtl Elw. 孙忖品 訓曲iXl 2烘仏町 2阳刺 囲3欢迎下载 深瑞 精品文档 22 Import Assignments 方式 步骤 1:新建一个 txt

10、文件（或 csv 文件），按图 3 格式编写管脚分配内容。（编写格式有多种, 但这种格式最简单。） 【注】To 和 Location 两个关键字中间有一个半角逗。 |_| tylZSfjSOOjiit lx3 Tof 匚口 cation * 丰时甘复位筹 曰 T5V n f FTN_G21 phy clk:5Om t PIN Bl2 5 止 SE 超级中断 总 fpga sint F PIH 古 ARH 中新 盘 fpga sint2 t PIN AA13 a 去玄磺工 ED j M led debug0 * PIN_A6 Jf led 1 r PIM Bl6 JL 1Z led debug2

11、 t FINALS 13 led debu3J f PIN Bl5 | J 卡灯板 LED led out0 屮 PIN El led ouc1 ,PINFl p- J | tfr * 1 f 1 图 3 管脚分配格式 步骤 2:在 Quartus II 软件中，选择Assignments Import Assignments ”，出现如图 4 所 示的画面，导入 xxx.txt 或者 xxx.csv 文件。 图 4 Import Assginments 导入后 Quartus II 软件的 Message 信息栏会弹出如图 5 所示的内容，显示 Import Completed， 表示文件没

12、有语法错误。 4欢迎下载1 j Import Assignments OK Cancel Heip 精品文档 图 5 Message 步骤 3 :在 Quartus II 软件中，选择Assignments Pin Planner ”，验证管脚是否分配正 确。如图 6 所示。 图 6 验证管脚是否分配正确 常见错误 1 分配的管脚不属于 FPGA 芯片。 如果分配的管脚不属于 FPGA 芯片，在 Pin Planner 中会出现如图 7 所示的错误提示，表示管脚 PIN_GC21 不属于该 FPGA 芯片，找不到对应的 I/O Bank 和 VREF Group。 Named: * g Nod

13、e IMame Direction Locatiori I/O Bank VREF Group Fitter Location out - ledout 1 Outpu t P1NJ=1 1 B1_N1 P1M_F1 丨out & out的 - 诃HL BI m -何用El 1畧 phy dk50mi Input null JI llll ;P7N 3C 21 ； PIN B 12 i smacl rmii rxidll Input PITJ.BIT 7 B7 N2 PIN P17 in smact_rrrii_r3(dro Input PIN17 7 B7_N1 PIN A17 in

14、 smac l_riTiii_rMdv Input PIN _A20 7 67_N0 PIW_A20 图 7 管脚不属于 FPGA 若信号比较多，人工不能发现存在的错误，可以通过 Enable Live I/O Check 工具检查 I/O 分 配情况。点击 Pin Planner 工具栏中的 I/O Check 图标，如图 8 所示。 执行 Check 后，在 Message 窗口中会弹出检查结果，如图 9 所示，提示 PIN_GC21 是非法的管脚 定义。 5欢迎下载Oerton Looihr- 1旳时 . TI*JL- r m.QiTi PCW_Hl biltssm -ft 3 4 9

15、a I ad Is!-t Fir H- M - 三 I- u. J- J I- 賈 IQ苗承如 Ma nV am iv * IV HZ： 13WO 2 哇圖 % -3|V礁 陆起 I. 3-VlV 厘K m*. 口!站； JliV dtD 曲谒理QKfvuli ：- ：.2- J”.工F*Jg Iff*陡砧） 佔陰 j 斷,n In* 陡 WO arrL 2faulty VrnA 陡 U Iwl CLipuT twin Iwi rpw1 1rl WJJI, U灯 、 氏 *， 0 仙PFi-tJ WJlS PfIJhilS Pfijh|6 PMJI f-pjl 釧 * ；2fl Sr J- :

16、士 F.M 如性 U *n GJWUQ 精品文档 图 9 Check 检查管脚不属于 FPGA 常见错误 2：多个信号公用一个管脚，即分配管脚冲突。 如果分配的管脚冲突，通过肉眼的方式很难发现，通过 En able Live I/O Check 工具可以有效 的发现存在的问题，如图 10 所示，提示 fpga_rst_n 定义的管脚 G21 已经被 phy_clk50m 信号占用。 图 10 Check 检查管脚冲突 23 Tcl Scripts 方式 步骤 1：在 Quartus II 软件中，选择Assignments Remove Assignments ”，出现如图 11 所示的画面。

17、此步骤用来移除已经存在的管脚分配内容，以确保分配的管脚没有因为覆盖而出现错 误的情况。 【注】在执行没有管脚分配的新工程中，可跳过步骤 1。 6欢迎下载 精品文档 ckcc 抽曹1肝苛1 Higwxn and 怜止 怖酊色 g 响MI n rewe If the- project WZIK Empierii opharallY dnaaoe te nemoe aesa-fr 自凶gnre 广程. Acniigrris OBSS-L 1-vr AssgnmreriE AhalyS & 扌减*i* JktsgTnenls pi:rrr Aagrr-fn S EZ迫 2Hn：枯th AEsq

18、jn-Ents AsaerrblCT Asgrirerts SimUw 出JSCE他 Dri肿 Ar?ti.t ZQwr*!賢 DEnrr1-貨占 mRFwf； tnstrooE AaEt-TTier 古6 訓 ac T i*0mcnt6 1曲3止呛声制aonrwilE 结时1n曰it宜典p 曲 0nrrin. tcU 界时钟复位導 2 sec loGacian. asigmr.亡 nt FZM _G2L -ZQ fpga rsu n 3 set_loGdtion_ assignenx PIN 312 -to phY_ clk:5 OIL 4 捧 DSF 超统中吁 5 ec_locauion_

19、 _a5signn;eTir F 巩 -to P93 _sxnt 石 #ARK 中肝 7 set. localLLon PIN _AAL3 frga sint 2 e #本祓匚 ED 9 3ec._locatian_ _a33igniLenT FIN Al 6 =to led_ debug 10 set-_loGauion_ ssignir.enx F _S16 -xo ied_ debu 11 Bet_location._ assignienx PIN AIS -to led_ debug 12 set loGaciun assigmtjenT PIN _B15 -ro led debug

20、13 #灯檢匸 ED Bet_locat.ion._ _a5signTLenx PIN El -to led_ cm 匚 15 act locatiion asigmr.enT. P 工N Fl 一 tQ led 口匸（ 1 length ; 327 Ln : 18 Col : 5 S?l ; 0 | 0 DosWlndow& ANSI as UTF-8 INS 图 12 管脚分配格式 步骤 3:执行 xxx.tcl 文件。 方法 1: （1）在 Quartus II 软件中，选择View Utility Windows II Tcl Co nsole ，如图 13 所示。 Tcl C

21、on sole ”，打开 Quartus 7欢迎下载 SJuartus 11 Tel 匚 ci 口sole 图 13 Tel Co nsole (2)将 tel 文件中的内容复制到 Tel Console 对话框中，如图 14 所示。 X tcl 丰时柳亘位等 TM“ 皿 tcl assigrnment _C51 -to fpga rst n tcl set location assi FZ?I -to pHy GJICSOTH tcl 相罪超级中断 teb set location PIM H2 -to fpga int tcl #ARM中斷 tcl set lacacion assignu

22、aen PIM AA13 -to fpga sint2 teb #$SLED tti sets locate Ion assignment EM AL 6 一 8 丄已日 0 4 图 14 执行管脚分配语句 方法 2： (1)将 tel 文件添加到工程中，如图 15 所示。 Project Navigator 百 X Add/K emove Files in Project. te 呂 tb&vh.w rgmii_tx,v crc?2v flmac_tx2.v dditxiut.qfj ddioout2.qip 图 15 添加 Tel 文件 8欢迎下载精品文档 F1I .4 Hiera

23、rchy 圍 Files Design Unfte _X IP Components (2)在 Quartus II 软件中，选择Tools Tel Seripts ”，出现如图 16 所示的画面。 图 16 Tel Scripts 选择“ Run”执行 Tel 文件。 步骤 4 :在 Quartus II 软件中，选择“ Assignments Pin Planner ”验证管脚是否分配正 确。检查的方法同 Import Assignments 方式中的 Enable Live I/O Check 。 24项目组统一使用方式 为了统一代码风格，便于项目管理， FPGA 项目组统一使用 2.3

24、 的 Tcl Script 方式。在 2.3 的 步骤 3 中也使用方法 2,即添加 Tcl 文件，而非命令行。 9欢迎下载精品文档 f i TCL Scripts #1顷罐皿軒亜峯 5#tJocstori_jKormerit setjccatnn .assignment POET 叢毎剪渦口任 setjocaton _assgnment -ARM.q 口反 setJocatDn_assigrrTient 站加LED set locatons*orrient PINJG2： -to ft)Ga_rst_n PIN_B1I *tn phy_dc50m PIM.H2 to fpga_sin: PI

25、MAAIS 如 fpgasintZ PIM A1& -to led debusQ Lbraritcr PrevieA： pen File 深瑞 3.编写 FPGA 管脚分配文件 在上文提到的 3 种管脚分配方法中主要包含了 2 种文件格式，即 txt 和 tel。无论那种格式的 文件都是为了阐明信号与管脚的对应关系。 编写 FPGA 管脚分配文件的主要任务就是要快速定位工程 TOP 文件中各个信号与 FPGA 管脚的对应关系。通过 2 种方式可以定位这种关系，一种是通过查看对 外 PDF 格式的原理图，另一种是通过查看 PrjPCB 格式的原理图。推荐使用 PrjPCB 格式的原理图。

26、 3.1.查看PDF格式的原理图 通过 SVN 下载相应工程，在工程路径中可以找到对应的原理图，如图 17 所示。由于 PDF 格式的 原理图没有目录，如图 18 所示，查找各个模块比较费时费力，所以不推荐这种方式。 WB7261 trunk对外文阵 W 的药原理雪外舷禅 置一 际 E)音看 M 工鼻褂助H) Q 悽用 Adobe Reader XI 打幵 共事律 打印 劃录 新建卤 4 决 4 修腔日期 2015/10/27 10;10 图 17 原理图路径 精品文档 -屮 10欢迎下载 查看原理图的软件有多种，我司主要使用 Altium Desig ner 软件。通过 SVN 下载相应工程

27、，在 工程路径中可以找到对应的原理图，如图 19 所示。 图 19 原理图路径 用 AD 软件打开图 15 中的 xxx.PrjPCB 文件，打开后如图 20 所示。左侧文件预览窗口罗列了整 个板件各个模块的原理图， 最后两个 EP4CE30F23C8N-1.SchDoc 和 EP4CE30F23C8N-2.SchDo（就是 FPGA 部分的原理图。 J FiGE2 L13H7J.Sc-ia= 丄 M)GE?O MiJipLl39l：.Sc*Dcc / 邸EELhlErtORT.丸KJO: J蚀茁工OFFi轨切“” T PAFiF 足LAR T Scrfin- J 冲日匸1池221 SclCn

28、- _d B 9：MC221ScM5oc / PGES_FHf C j: 1 .Scteoc _ 3 PAGE12_EFMCE3tF23CaHJ-2 Schboc 图 20 PrjPCB 格式原理图 通过快捷键“ Ctrl+F ”可以查看所需要的信号或管脚，如图 21 所示。其中，Text To Find 中 可以定义需要查看信号或管脚的名称， Sheet Scope 中可以定义查看的范围。 图 21 Ctrl+F 快捷键 11欢迎下载UYG深瑞 32查看PrjPCB格式的原理图 精品文档 /ailjapacel.DSFfcWik UllLEpaCE TY1 站FM2D QPtpca FMQj

29、evi “ Fit Sbuauir Edim * L嗨丿即 鮎 i u t =1 乂 TYlibl-V2.ULU.rt|PtB El UJ Due jittF la UYG深満 4.保存 FPGA 管脚分配文件 使用已有工程时，可能会找不到相应的管脚文件，可以把已经绑定好的管脚保存下来，输出到 文件里。保存的文件主要包含 3 种格式，分别为 Tel 格式、CSV 格式和 QSF 格式。 其中，Tel 格式只包含已分配管脚信息； CSV 格式包含芯片所有管脚信息，包括分配的和未分配 的；QSF 格式包含已分配管脚信息和芯片信息。 4.1. Tel格式或CSV格式 步骤 1：在 Quartus II 软件中，选择Assignments Pin Planner ”，打开 FPGA 管脚分配界 面，如图 22 所示。 亠 &斫 MM Iff* II * P 图 22 管脚分配界面 步骤 2 :在图 13 的管脚分配界面中选择“ file Export ”，文件可以保存为 Tcl 格式或者 CSV 格式（表格格式）。 42 QSF格式 在 Quartus II 软件中，选择“ Assignments