高速数模转换器TQ6124的原理与应用

1、高速数模转换器tq6124的原理与应用tq6124是一种高速高精度的数模转换器芯片。它具有14位数据位并采纳分段结构将数据位分成最高4位、中间3位和最低7位。tq6124可对各段的数据采纳不同的数模转换办法，其内部集成有高精度的源和高精度，以保证数模转换的精度。tq6124转换速度可达到1gsas。该芯片设计灵便，用法便利，只需增强一、二块和少量的外围，即可构成一个完整且性能很高的数模转换器。2 tq6124的结构特点及引脚功能2 1 tq6124的结构tq6124主要由锁存器、延时器、电流源、电流开关阵列、r2r电阻网络等电路组成。图1所示是其内部结构框图。tq6124的主要特点如下：数模转

2、换速率高达1gsas；具有14位数据位；具有1g的模拟信号带宽；输出可挺直作为的前端；时钟和数字数据为ecl电平；采纳44脚qfp封装。22 tq6124的引脚解释图2为tq6124的引脚罗列图，各引脚的功能解释如下（括号中的数字为引脚号）：vss（1、11、12、33、34、44）：数字电源输入端，通常接5v。电源滤波的旁路应尽可能逼近电源脚，并挺直衔接到地；vaa（21、23、24）：12v模拟电源输入端；dgnd（6、7、8、28、29、37、40）：数字地；agnd（13、15、18、19）：模拟地；d13d0：数字信号输入端，其中d13为数据最高位，d0为数据最低位；clk、nclk

3、（9、10）：差分时钟输入端；nv0、v0（16、17）：模拟信号输出端，为差分信号；iref（14）：参考电流输入端，挺直衔接到模拟地，是开关阵列的虚拟电流源；vsns（20）：推断输出端，芯片正常工作时有输出，且vsnsvref；vref（21）：电压基准输入端，普通设计为9v，当vref9v时，输出的模拟信号峰峰值为1v；midtrim（25）：调节中间数据位的电压输入端，以调节波形，可选；lsbtrim（26）：调节低位数据位的电压输入端，以调节波形，可选；eclref（27）：可选的ecl电平参考电压输入端，当数字数据和时钟为ecl电平常，该脚悬空，芯片内部可产生134v的电压。3

4、tq6124的外围电路设计tq6124用法灵便便利，只需一块电压基准芯片和一块运算及少量的外围电路即可（3所示）。这两块集成电路的主要用途是为数模转换芯片提供参考电压。在数模转换器中，参考电压的精度、稳定性和颤动对所产生的模拟信号的精度、稳定性和颤动有很大的影响。特殊是该芯片具有的14位的数据位对参考电压的性能越发敏感。ad586为ad公司生产的电压基准芯片，它性能好，误差峰峰值惟独4v，可以满足tq6124的14位精度的参考电压要求。该电压基准（ad586）的输出与芯片的反馈输出vsense通过mc34071可构成负反馈电路，以将vref稳定在9v，因而可进一步减小外部电源细微变幻对其所造成

5、的影响，从而保证输出模拟信号的精度和稳定性。4 应用解释虽然tq6124用法容易，对外部条件的要求也并不苛刻，而且调试便利。但在详细设计电路时，尤其是在印刷电路板的布局布线上，一定要注重遵循一定的设计规章，否则其干扰可能会很大，严峻时会导致输出的模拟信号质量很差，且信噪比很低。因此，用法时应注重以下几个方面问题：（1）电源的去耦：普通在设计该电路时，模拟电源、数字电源、时钟电源都要采纳001f的电容来对各自的地举行旁路去耦。去耦电容应尽量逼近芯片电源的输入端，最好采纳表面贴装元件以减小引线带来的干扰，且电容和芯片应在同一层面上，以削减寄生的和电容。（2）地的处理：模拟地、数字地和时钟地应分离衔

6、接，这样有助于消退数据和时钟间的干扰，并应用法具有完整而自立的地平面的多层电路板，以保证高速信号的完整性。各地平面之间的阻抗应尽可能小，两两之间的沟通和直流压差应低于03v。模拟地、时钟地都应与数字地在电源输入端单点衔接，通常可采纳磁珠衔接或挺直衔接，以避开各地之间的干扰。（3）高速信号的端接：在高速数字系统中，传输线上阻抗不匹配会引起信号反射。减小和消退反射的办法是按照传输线的特性阻抗在其发送端或接收端举行终端阻抗匹配，从而使源反射系数或负载反射系数临近于零。因此输入的高速ecl时钟和高速ecl数字信号在输入芯片前一定要举行端接，以减小反射。（4）散热处理：因为tq6124芯片的功耗较大，因此在设计电路时一定要加上散热片，以保证芯片能够正常工作。（5）高速数字信号线和时钟线应尽量远离模拟信号线，数字信号线的周围应布数字地，同样模拟信号线周围应布模拟地，时钟周围布时钟地，以此来避开各信号间的干扰。（6）全部的信号线都应尽可能短，假如信号线太长，则线间的串扰就可能会较大。此外，在芯片的应用过程中，还需特