可编程逻辑器件原理及应用试验试验指导书要点

1、辽东学院自编教材可编程逻辑器件原理及应用实验指导书李海成 编（计算机科学与技术、电子信息工程专业用）姓名：学号：班级：信息技术学院2013年6月目 录 1.实验一 MAX+PLUS-II 设计三八译码器 2.实验二半加器 2.6.实验三带进位输入的 8 位加法器 2.8实验四数据比较器 3.0.实验五编码器 3.3.实验六组合逻辑电路的设计 3.6实验七计数器 3.9.实验八触发器功能的模拟实现 4.25实验一 MAX+PLUS-II设计三八译码器实验类型：验证性实验课时：2指导教师：李海成时间：201 年 月日课次：第 节教学周次：第周实验分室：实验台号：实验员：说明：本书将以实验一为例详细

2、介绍altera公司max+plusll 10.0版本软件的基本应用，其它实验将不再赘述。读者在通过本实验后将对max+plusll软件及CPLD/FPGA的设计与应用有一个比较完整的概念和思路。此书因篇幅有限，仅仅介绍了max+plusII软件的最基本、最常用的一些基本功能，相信读者在熟练使用本软件以后，你定会发现该软件还有好多非常方便、快捷、灵活的设计技巧与开发功能。由于编者能力有限，不详之处再所难免，我们希 望得到你的指正与包含。一、实验目的：1、通过一个简单的 3 - 8译码器的设计，让学生掌握组合逻辑电路的设计方法。2、掌握组合逻辑电路的静态测试方法。3、初步了解可编程器件设计的全过

3、程。实验步骤：MaxplusII软件的基本操作与应用（一）设计输入：1、软件的启动：进入 Altera软件包，打开MAX+plus II 10.0软件，如图1-1所示。图：1-12、启动File New菜单，弹出设计输入选择窗口，如下图1-2所示。或点击下图1-3主菜单中的空白图标D，进入新建文件状态。图： 1-2图：1-33、选择Graphic Editor File，单击ok按钮，打开原理图编辑器，进入原理图设计输入 电路编辑状态，如下图1-4所示：图：1-44、设计的输入1）放置一个器件在原理图上a. 在原理图的空白处双击鼠标左键，出现窗口如图 2-2 ;也可单击鼠标右键，出现窗口如图2

4、-1，选择"Enter symbol. ”，出现窗口如图2-2，进入器件选择输 入窗口。Syrij'bol .Enter TextText Siz«ForttLi ne S t/le图2-1图：2-2b. 在Symbol name "提示处（光标处）输入元件名称或用鼠标双击库文件（在提示窗"Symbol Libraries "里的各个文件），在提示窗 Symbol Files "中双击元件或选中 元件按下OK即可将该器件放置到原理图中。c. 如果安放相同元件，只要按住Ctrl键，同时用鼠标拖动该元件复制即可。d. 一个完整的电

5、路包括：输入端口INPUT、电路元器件集合、输出端口OUTPUT。e. 下图2-3为3-8译码器元件安放结果。3-|g| X|fe A- n- v- 0=s 35輕 PW.IMAME：23lijr応匸:逅 PUJMAMEilliintirrT771> P啊.NAME卯VT . rPN_IMAME> P!N|_NIAME秤蚀 PINI_HAME 'FS' PtlJUME圈开制画总胪暂雪窘蕊吩1因隣理育1®cata.®u+p.|®-'JQ4 03 日別图：2-32）添加连线到器件的管脚上:把鼠标移到元件引脚附近，则鼠标光标自动由箭头

6、变为十字，按住鼠标右键拖动，即可画出连线。3-8译码器原理图如图 2-4所示。r 11 HAI-l-plui II d： StaiEtS-tAitl 一 t«Ell gd.f Graphic Editar:% HJlI+plus II File EditSyBbol 虫莓4 Btiliti«c Dpir-i Vj310 H»lp |吕IB昌£ iBlgJ 5电型应馬鈕凸虜囲凰撬殆風阖 帝遵葺怎I Anal3Mod''''：泅仰T PlN_NiME '沖问T " m PiN.NAME御T*i|T ” S F

7、IN_NEJET ” PlNjilAME堂口叶 I> PIN.NAWE1> PIN_NhHEi if HU*plu3 II - i: testtestl l“lL “F - <Jr右phi亡 Edi tor益 HAI*plns II EiX Edit 傑劇 Symbol Ass-ign Utilities Qj>li«nE 岂i血皿艸 B?lpDlilH.al汕口P| 22J囱 釦艮圃副曲汹®園搁ajo玉團翌團阿7圈爭躺1 画建妙妙号牡为凶鈿2瞬1工:至:音 1Bjcttt 4.|(N»NkK + p.|t30®sn4i 3 e：

8、53图：2-43 ）标记输入/输出端口属性分别双击输入端口的“ PIN-NAME ”，当变成黑色时，即可输入标记符并回车确认；输 出端口标记方法类似。本译码器的三输入断分别标记为：A B、C;其八输出端分别为：D0D1、D2、D3 D4、D5 D6 d7。如下图 2-5 所示。Arial idL兰5叶丁朋IK.gdf Graphic Editor 、 叩订T? . wet .MTM却T4jJTfiAX-l-plus II £ile £di tSymbol "“邛 JJ-tilities Qpli-Diis 也叶1 Helpfl HJkI*plUE II - d：

9、t4EttfcStl - i启D理IW TC加gQ-Jg| x| rJ P ZDO "> D1> D4> D5> D612d l也删IJ影音.|Bleat a.| 債 fibdHp.图：2-54）保存原理图 单击保存按钮图标，对于新建文件，出现类似文件管理器的图框，请选择保存路径、文件名称保存原理图，原理图的扩展名为.gdf，本实验中取名为testl.gdf 。4）点击 FileProjectset project to current file设置此项目为当前文件，如下图2-6所示。注意，此操作在你打开几个原有项目文件时尤为重要，否则容易出错。二* HAI-

10、B-pl-ux Z JE'l*t. -hr*als it-iQp t e ans 3 n.d.cw y»lp鬼#wQptn.Fil«CHrl+I翌IWCtrl+JCirH-0Ctrl*MC<rl*S：DDD1IEri-ntPXizvt"r+Fi«r*rakyM*c«Wiz*rd F1u<-Itl Mui«；c：«tEHit MKX4-pLu.s IIA1A寺 JMQ.«£«>llL tEdit. Sywibl.Cr*«-i;* D«£

11、71;nlt "也Fal*KM DUoMl DM.-y D3 oam a a“WiT *D3DBD7Changes Hie projisd name ! the name ol lhe current Pin曰匚豪奸皓| .画繆暫雪虏稠 jzdti山埋顼 |怎屯 |刨w|価2+.密冒PEaoaa云萸-图：2-6此时在软件窗口的顶层有路径指示，见下图2-7if -i MfcX+plus II - d:lgdsalteri-tfisttestltfisUuaP£ 3耳蠶翌理也AJf+pluE II Eik Edit Vie* gymbol Assign Utilities Op

12、tions Window D|色胡目k?心艮屈®冏砧園園蠹图：2-7至此，你已完成了一个电路的原理图设计输入的整个过程。（二）电路的编译与适配1、选择芯片型号选择当前项目文件欲设计实现的实际芯片进行编译适配，点击Assign'Device菜单选择芯片，如下图3-1对话窗所示。如果此时不选择适配芯片的话，该软件将自动把所有适合本 电路的芯片一一进行编译适配，这将耗费你许多时间。该例程中我们选用CPLD芯片来实现，如用7000S系列的EPM7128SLC84-6芯片；同样也可以用 FPGA芯片来实现，你只需 在下面的对话窗口中指出具体的芯片型号即可。图：3-1注意：EPM7128

13、SLC84-15 和 EPF10K1084-4 不是快速芯片，要将提示窗“ Show Only FasterSpeed Grades前面的"V”去掉。2、编译适配启动MAX+plus II Compiler 菜单，或点击主菜单下的快捷键c=-awStart开始编译，并显示编译结果，生成下载文件。如果编译时选择的芯片是CPLD，则生成* ?pof文件；如果是FPGA芯片的话，则生成* ?sof文件，以备硬件下载编程时调用。同 时生成* ?rpt报告文件，可详细查看编译结果。如有错误待修改后再进行编译适配，如下 图3-2所示。注意，此时在主菜单栏里的Processing菜单下有许多编译时

14、的选项，视实际情况选择设置。Compiler Netli&tExtractorDatabas eBuilderLogicSynlfie&izerII| PartitionerFitterStop 图：3-2如果说你设计的电路顺利地通过了编译， 在电路不复杂的情况下，就可以对芯片进行编 程下载，直到设计的硬件实现，至此你已经完成了一个 EDA的设计与实现的整个过程。如 果你的电路有足够的复杂，那么其仿真就显得非常必要。（三）电路仿真与时序分析Maxplusll教学版软件支持电路的功能仿真（或称前仿真）和时序分析（或称后仿真）。 众所周知，开发人员在进行电路设计时，非常希望有比较先

15、进的高效的仿真工具出现，这将为你的设计过程节约很多时间和成本。由于EDA工具的出现，和它所提供的强大的（在线）仿真功能迅速地得到了电子工程设计人员的青睐，这也是当今EDA（ CPLD/FPGA技术非常火暴的原因之一。下面就M axplusll软件的仿真功能的基本应用在本实验中作一初步介绍， 在以后的实验例程中将不在一一介绍。首先我们介绍功能仿真，即前仿真。（一）、编译选择a. 选择 MAX+plus II Compiler 菜单，进入编译功能。b. 此时主菜单已改变如下图3-3。点击主菜单 “Processing ” , "Functional SNF Extractor如下图3-3

16、。图3-3c.此时编译窗口改变如下图3-4。这时下一步做的仿真是功能仿真。hi H IIAI+plus II - d： Me.dsaltfer 4-ivtesll.te：stliflAX+plus II File Precessing Interfaces Assign 匠tions WindowCompilerCompilerDatabaseFunctiorNctliistBuilderSNrExtractorExtracioMorStart |图3-4二）添加仿真激励信号波形1、启动MWavefrom editor菜单，进入波形编辑窗口，如下图3-5所示。图：3 52、将鼠标移至空白处并单

17、击右键，出现如下图3 -6所示对话窗口。图：3 63、选择E nter nodes from snf选项并按左键确认，出现下图37所示对话筐,单击U數和它 按钮，选择欲仿真的I/O管脚。200:StestVtestl Vn.1TA3EII Pile Edit 五“肛 胃|主到Ref:|D.O 陽Infierval:71.4nsName:Value：?-En ttr Kodea Er An S)ITNodeGioML |Aycildble Nodes k Gigpw.eleded Ncde$ & QrouptI Ipernu.CD16 1)DWDG (0)笙I* pretsarve Er

18、astng Nodes 厂 Sb&fl AH Nodi& SjinonymsType回 Inpuis厂 Begi$ie*edP ulpUlf厂 匚arnbinalarialCaned丄J圏幵雄1画锣型号色爲与也独&Jcal4.应.IlflpMMf+plus I30 JQ®E3 旧 42For Help on Ihis dialog box. press F1图3 74、单击OK按钮，列出仿真电路的输入、输出管脚图，如下图3 电路中，3 8译码器的输出为灰色，表示未仿真前其输出是未知的。8所示。在本14图：3 85、调整管脚顺序，符合常规习惯，调整时只需选中某一

19、管脚（如）并按住鼠标左键拖止相应位置即可完成。如图3-9所示。II - d：- (Tnli lled3 - Wave form Editor话 BAIplus II Eile £dit Kit* Mode Assi cn Utilities Qpticits landov Help WO倒遇J蹙回三 孕 鸟風岳园出恭 園凰鑫 阿丽倍Ref 隔me：8 12 3 4 5 6 7DDDDDEftD 三三三 昇 怎Al驾52TxAName:Time: |b.Orrtf" CJ®竺J1画醪射曹忍礬 孚也也|題kmII棘耐切-©沁94 I型未擁I |0H®

20、;E! 20-15图：3-96、准备为电路输入端口添加激励波形，如下图3-10所示。选中欲添加信号的管脚，窗口左边的信号源即刻变成可操作状态，如箭头和圆括弧所示。根据实际电路要求选择信号源种类，在本电路中我们选择时钟信号就可以满足仿真要求。ii H VIAItplus II - J： testtestl Unii lie Waveform Editor”岂 HAlplus II File Edi t 艺i“ KocLe Assitpi Utilitiss Optx«ns Yandow Help H.g|别取G J21回型星屋园星囲 囲凰羯 a£Q玄團茎国圈列闵Inlerva

21、l: D.Ons100卩他网剜1画锣舉呼色券夕也磴&C414. . . . |(0&liax*p逹耒命C ' - Q00I 20: LB图：3 107、选择仿真时间：视电路实际要求确定仿真时间长短， 如下图3-9所示。在当前主菜单“File ” 的下拉菜单中选中“ End Time” ,出现如图3-11中箭头所指的窗口，在提示窗“ Time”中输 入仿真结束时间，即可修改仿真时间。 在本实验中，我们选择软件的默认时间 1us就能观察 到3-8译码器的8个输出状态。图：3-11&为A B、C三输入端口添加信号：先选中 A输入端“离”，然后再点击窗口左侧的时钟信号源

22、图标胡”添加激励波形，出现下图3-12对话窗口。Interval.匚iu 善100.OneEnd:.OiusSlarl |匚|.。门占I島A茨ValueBC0DO冥DIX-D2XD3X-D4XD5X-O* XXD7XName:0ATe. 1.0L1SClock EoriodOKClockCori匚创Huliplieid Bjr pIntHv-al. O-OritStalling Value: | 回|利门图：3-129、在本例程中，我们选择初始电平为“0”时钟周期倍数为“ 1”（时钟周期倍数只能为 1的整数倍）并按 OK确认。经上述操作我们已为 A输入端添加完激励信号，点击全屏显示如 下图3-

23、13所示。SI xl6 flAl+pl-as II Eilo： Edit £i* 恥!1 之 斗壬in Utilities Qpticns liiLdoifii HJLX*ji>1ue II 一 d:tl - Uiit it llad2 WwforrTi Edi tor J宙|巳到£旳1刊产刺血|星爾|疊阖 阖El羯 團團團 彎期鼻I劃開I附 炙IfeAT»m# |152 O'H*| ln"g| |1疑.|口皿Name:ABCValue: a r oO.Ons 口 100.0ns 200.0ns LJ'-3DD.0ns40a.0na

24、 500.0ns SDO.Dns 700.0na 900jijdQns 9D0.Dns 1.CEIBOH0 12 3 4 6 6 7 D D D J D 口 D EHi豪幵刪 圃傷鞍穹虫建凹II晡咗r區未酢.1曲未饰.I 与 0 窈 PE3I3 E3.E9图：3-1310、根据电路要求编辑另外两路输入端口的激励信号波形，在本实验中，3 8译码器的A、E、C三路信号的频率分别为1、2、4倍关系，其译码输出顺序就符合我们的观察宜习惯。按上述方法为 B C两路端口添加波形后单击左边全屏显示图标“理二宝”三路激励信号的编辑结果为下图 3-14所示。| 怎 Ref |0.0陆A3 NmmmVlJCE骨p

25、lus II Fila EditHod.6 Assign Utiliti«£ Opticue ViiLdo HaIpti |iII - J；-i tledfi -胃mjfmnn Edi三三DOD1D2D3D4D5D6D7調芳始| J画緒蚪号总验鱼|阪叫£Sna.El 1助耒命.1SQ®E3图：3-1411、保存激励信号编辑结果：使用File'Save 或关闭当前波形编辑窗口时均出现下图3-15对话筐，注意此时的文件名称不要随意改动，单击0K按钮保存激励信号波形。11 NAltltll II File孚"肛"虫w讣 Ul il

26、i I i.上宀i川匸叔叶圧1丄口违O目 匚|已 K? 鱼昼區冋型型&J.E紐屈曲劃哼勰逞益盹訂空 图：3-16鸟 iRef|Q3s划5InlervalD OnssfelMzBCDO-O D ID2D3D4-O D5D6D7；中 | 中 I Tim. |GChdFor Help on< Qhis dialog bo)c press F1i曲弁甜w|趙 鬥f 型 总 $ r/) £1暫"Id 4OS - til i-ri?3.u£ I CJIfrlflikXpltLs 11 - d: St#. 牛閑 22 47I1图：3-15三）电路仿真1、打开 Ma

27、xplusll'Simulator 窗口，如下图3-16所示。菜单，或点击主菜单下的快捷键丄J ,弹出仿真对话WindowC II X ITiminc ItnAlyzroiLfTOLn爭 mulcLtoorEr ocr qjti cr|c5 54l£ FrocessorgUTALrrH l “ -at ehy D i spl A.y Gtraphi c Edk tor Symbol E.di I or Tsxt Edi torY-nvftf orai E-dli tor £1oorplah Edi tdr ctrnpilftirHAK+plus HI Fil a E

28、di t Vi aw Sjahol As = i tl Utili li>* MiC+iplui： IT 二 4'AHW act v>t 1 二 Ct «vl >三 Grjahiu EdsSimulation Im put; lesllSimulution Tiin: 0.0n»Slart TJme: |u.UinE 厂 Use Device 厂 Sclup/HoHd 厂 Check Outnijits0100SianEi'seSlflpOpen SCF |az>3Z>MI iOpens the1 Simuleitor wind

29、ow or briings it*ci ihe to reg r 口 unci調刑利1画la越耳浮3 I 甩Q亦匚 一 ih. |刑肿>1觀卄1化 理 d；汽1 呻2、确定仿真时间，End Time为“ 1”的整数倍。注意：如果在添加激励信号的时未设置结 束时间的话，此时在仿真窗口中就不能修改End Time参数。在该例程中，我们使用的是默认时间，单击 Start开始仿真，如有出错报告，请查找原因，一般是激励信号添加有误。本 电路仿真结果报告中无错误、无警告，如下图 3-17所示。hmpiL诳口NJlX-+p-1-us. U 一NJdi+plua 11D CllVilJtQ/UbaSta

30、rt Time： O-On-s11 .OusEnd Tiiinie：厂'OscillatiDnO.Oitibrim口limine厂 JJsc Device 厂 Sctup/Haild 厂 theuk OulpulsFrflj ecl sarvuilaitiGn w«x xocc«3-5fail Ckrcuk I stftbilizftd '=C«. Oeis SlhuIh.I b3i and*t 1 .5 G h-qX i gn co-Ti'r ' IQQK0 errors-0 wuruiiiics.Slmiutallon Inpj

31、u4： Hestl .setSimulation Time： I .Ousnn自|Ml 1必1昭區矗凹晶tl. 0if -jrtkph-i-c Edi厂 GlitchO.Oub莹樂J丨圃醪E弩塑曲字E盘 |也=心血-Nis“f. Ii.mbd畑it - Eg, 3®OOQH3 ee：5i图：3-173、观察电路仿真结果，请单击激励输出波形文件Open SCF图标,如下图3-18所示。图：3-184、上图可见，我们所设计的3-8译码器顺利地通过了仿真，设计完全正确。至此功能仿真结束。下面我们介绍时序仿真。（一）、选择编译1. 选择 MAX+plus II Compiler 菜单，进入编

32、译功能。2. 此时主菜单已改变如下图3-19。点击主菜单"Processing”下拉菜单中"TimingSNF Extractor”，编译窗口便改变如下图3-19。*帝 M殆（+plxL弓 J工-d : VI gdsValtera-ivtestlInterfaces Kssi gji Opticas W indm 上皂 IpJ0CompiierQesi gn HUoictcii"D«si gn lilo-et<j：r Settings.Compiler Netlist Extra cto rFvina li c-al SNF Ex tin 

33、3; 11* Tirniiig SB? Ek tr m i QjptiBize Timing SNF Linked SOT ExtractorPartilionerFitterrimmqSNFExira ctorG血丁lit JQWL IDO Fil«Smart RecompileT-otal ReeampileFr ts e： AU Ho de tTwie SyTLazhyisMM图 3-19编译完成后，下一步所做的仿真既是时序仿真。（二）、时序仿真1.打开Maxplusll'Simulator 菜单，弹出其对话窗口， 如下图3-20所示。点击“Start 开始时序仿真。图

34、 3-202. 观察电路仿真结果，请单击激励输出波形文件°Pen SCF图标,如下图3-21。t # MAX+plus IT - d： MgdEaltera-i v.teEtlteEtl - testl. scf - lave form Edi tor弐 HAX+plus 口 raFile Edit View Ho de Assi gn Utili ties Options Window Help星圖直iiitfi圍園塞s副魁赛理圍騙VA 克一Rd; 215.2nsInterval; |5,2ns215.2nsName.-l» 069 D42 D3P D2-L DO100.

35、0ns200.0n19300.0ns1OT.Ons1EE Time- |0 Qus图 3-21在空白出单击鼠标坐键，出现测量标尺，然后将标尺拖至欲测量15.2 个仔细观查电路的时序，的地方，查看延时情况从上图可以看到，我们这个电路在实际工作时，激励输出有 ns的延迟时间。至此，你以完成和掌握了电路的仿真功能。在有的电路仿真时，可能需要修改仿真步长，在主菜单“Options ”下拉菜单中选中“Grid Size ” ,如下图 3-22。*r fi NAX+plus II d： lrdEValt«r*-ivtttEiltestl testl. scf Vaaform Edi tor.MA

36、X+plus II File Elit Yie* 帥在 Assign UtilitiesRef |lCO.DnsName:ValueWOu吕出现如下图 确认。0100.0n1 OnsHindwDptl 9D5t cH* Time: |如0侣图 3-223-23窗口，在提示窗“Grid Size对应的光标行修改数据，然后点击“OK ”3-24，用鼠标点住图 3-23在时序仿真的过程中，也可能需要对激励波形反复做修改，如下图某一处波形拖动，出现黑色的条，即被选中。此时可通过选择主窗口左边的波形键选择高低 电平，如图3-25。图 3-24图 3-25当您想直接打开一个已经编辑好的文件时，可用主菜单“

37、File下拉菜单中的“Open项，或使用主菜单下的快捷键如下图3-26。图 3-26会出现以下“ Open”窗口，如图 3-27。在“Drives提示窗中可选择驱动器名称，在Directories提示窗中可选择文件路径,如图中，双击“二二=”，可返回到一 I目录下，打开它里面的所有文件。双击，即可返回到D盘根目录下二-。在提示窗“Show in Files List中选择文件类型，如.gdf、.tdf、.vhd等，或可显示所有文件。在提示窗"Files中选择要打开的文件，该文件名称会出现在"File Name提示窗中。点击"OK”键确认，即可打开该文件。当您打开一

38、个现有的文件后，若要编译该文件，切记要指定路径和元器件。指定路径可用前面讲过的方法，在主菜单“File ”的下拉菜单“ Project”中选择“ Set择“ Name”,或点击快捷键Project to Current File ”。也可采用如下方法，在主菜单“File”的下拉菜单"Project”中选 出现如图3-28的窗口。在此窗口中确定工程文件的路径和名称。指定工程文件路径后，可在软件窗口的顶层有提示。如图3-29。图 3-27图 3-28M MAIfpluz II Nlana官曲-d： lgdsiLtera-iMAX+plus II File Assign Options H

39、elp（四）、管脚的重新分配与定位：启动 MAX+plus II FloorplanEditor菜单命令,（或按快捷图标）出现如图4-1图 3-29所示的芯片管脚自动分配画面（读者可在芯片的空白处试着双击鼠标左键，你能发现这样操作可在芯片如图4-1和芯片内部之间如图 4-2进行切换，可观察芯片内部的逻辑块等）。.日1 x|ri ；i HJLX+plus II d:tl ® QLa.eI ConpilAiti«ih Suije«££fLLj) Floorplajl Editor怡 |JlX*plu.E II Eil*1 置i* Ldyoulyti

40、liti«£ >Qp11 atle 力血亘塚 ”心沪口1呂回呂|EUSaTChip|lesll (EPM71 E6SLC6-6)CokM1 lJna¥*igne：d Unrouted園<110Nod&fi：芯口 Device-Wide<nane>.1.1s.Q=EL=11-xd-ssfi93a:sitfzsn5 1SelR-ctir-d Nu"dc(x) £： Firt(iJ:N oinax xiqinableA|_ 12(UCCIO)h13iliO, TDI)|_ 14HiO) l_ 1511渔幵船画繆畑号圧転

41、 （53| |輕毗1丄皿11間AK+pILuy IT.甘耒命号-迺團 J i!30E®：E3 £2：24图：4-1Floorplan Editor显示的是该设计项目的管脚分配图。这是由软件自动分配的。用户可随意改变管脚分配，以方便与你的外设电路进行匹配。管脚编辑过程如下：1、按下窗口左边的手动分配图标旨，所有管脚将会出现在 Una薛ignEdNcjd昵窗口，如下图4-3中箭头所示。2、用鼠标按住某输入/输出端口，并拖到下面芯片的某一管脚上，松开鼠标左键，便可完成一个管脚的重新分配（读者可试着在管脚之间相互拖拽，你会觉得非 常方便）。注意：芯片上有一些特定功能的管脚，如时钟端

42、，清零端等，进行管 脚编辑时一定要注意，一般管脚都放置在I/O 口。另外，在芯片器件选择中，如果选的是Auto，则不允许对管脚再进行手工分配。当你对管脚进行二次调整 以后，一定要再编译一次，否则程序下载以后，其管脚功能还是为当初的自动 分配状态。3、可选用自动分配方式，点击软件窗口左侧图标，管脚会自动分配到器件的各个管脚。分配完成后请注意重新编译。用自动分配后，如果要修改，则要手工分配，点手工分配，所有的管脚重新回到"Un assig ned Nodes & ”窗口中。然后再一个一个的把管脚分配在器件上。ii yi fflMftplui II - dl:订 ds dL I e

43、r a-iles 11 t estl - IjC'urr tai punents) -Edit«rISWTtplus 口 £ile £dkl Vi-ew Layout Assign Utilities QjH冷皿 tindw Hslp IfiTklD. 3 lri|倒 上 凹刮 口 旦 鱼昼昼I蠱劃胡 圍圍创 g|ggl列 團匿WMTl亘倒勘(EPM712BSLC84-15)Chip Name: |test1Color LegendI_I Unassign&d UnroutedH-! PAiallel EMpandeit口 DcviGc-Widfe

44、 Fon-OuftSeleeited Nodes b Pinsz <none>i£zn 川的口scI_I Local LAB Fark-OulJ叭Un«333»gjncd Nod« IAoDo船E>匚1o.TDOoo參融lj临爲创1Jj測览-日曲町融导书1酚第三郃并 趣齢.11 - d Jig .凿向围11 15图4-2ii HAI'l'pl'iiE II d： tiEittstl tJCtLrrAXi.it Ax.xigiMTi4-Jit£) Florplut Eda tor乜 B.AX*plU5 I

45、I file £di t JJie* 丹讥Utilities QplWn弓 也mdow Help厲id马I屈陀i崗 竇必禺房昂曲曲角 壽踊晅則哼Chic>I6$I1 (EPM7128SLC84-6) Una;s-3：iqned UnrouEed口 Device-Wide Fan-Oul】Non»s4QnaUccnoriG>OWJIZ(VCCIO)H(IO TDijn14E-in*§47snSrSAsfwaa-nsolemninsnsn(|>O> 匚（五）、器件的下载编程与硬件实现一）实验箱电路板上的连线用三位拨码开关提供三位译码器的输入信号

46、，将A、B、C对应的管脚与三个拨码开关相连；用LED灯来表示译码器的输出，将D0.d7对应的管脚分别与8只LED等相连。A B C LEDO LED1 LED2 LED3LED4LED5 LED6 LED70 0 0亮灭灭灭灭灭灭灭1 0 0灭亮灭灭灭灭灭灭0 1 0灭灭亮灭灭灭灭灭1 1 0灭灭灭亮灭灭灭灭0 0 1灭灭灭灭亮灭灭灭1 0 1灭灭灭灭灭亮灭灭0 1 1灭灭灭灭灭灭亮灭1 1 1灭灭灭灭灭灭灭亮二）器件的编程下载，如果是第一次启用的话， 将出现如图5-1所示的对话框，请你填写硬件类型，在"Hardware Type”提示窗中选择“byteblaster”，在“ Par

47、allel Port ”提示窗出现“ Lpt1:0x378 ”拼按下0K确认即可。如图 5-2。1、启动 MAX+plus II Programmer菜单或点击快捷图标TJ.酬%3疔 I 可 XIProgramVerifySlop |For Hslp onrlhis dialog bo)c press Fl血c - Ws craso-f.H Fil<i_nr-L! - HAI*plus II - dl：yi* test L e<LE - Gr apki c Edi tor2JJ厂 Security Bit23：图：5-1图5-22、选中主菜单下的 JTAG Multi-Device

48、 JTAG Chain 菜单项（第一次起用可能回出现问 话筐，视实际情况回答确认）。3、 启动 JTAG Multi-Device JTAG Cha in Setup 菜单项，如图 5-3 所示。图：5-34、点击"Select Programming File”按钮，选择要下载的.Pof文件（CPLD器件的下载文件后缀是.Pof , FPGA器件的下载文件后缀是.sof ）。然后按 Add加到文件列 表中，如图5-3所示。如果不是当前要下载编程的文件的话，请使用Delete将其删除。Nulti-Deice JTAG Chain SetupDevice Name:Programmin

49、g File Name：|EPM7123S节 IJ TAG Device Albributes.|d：Mesttest1 pofSelect Programming File.Device Names:Programmirg File Names:EPM712SS如不能正确下载可点击测试,查找原因Delete AlList contains 1 devices with loteinstruction register llength oJ 10J TAG Chain FileUse HladwaeHardware ha not been ued b> detect J TAG chai

50、n informationSave JCF.Detect J TAG Chain Info图：5-45、选择完下载文件以后，单击OK确定，出现下图5-5的下载编程界面。图：5-56、 单击Program按钮，进行下载编程（如是FPGA芯片，请点击 Con figure ），如不能正确下载，请点击如图5-4的Detect jtag chain info按钮进行JTAG测试，查找原因，直至完成下载，最后按 OK退出。至此，你已经完成了可编程器件的从设计到下载实现的整个 过程。7、结合电路功能，观察设计实现的正确结果。说明：通过对本实验的学习，相信读者对Maxplusll软件已经有了一定的认识，同样

51、对CPLD/FPGA可编程器件的整个设计过程有了一个完整的概念和思路。当然本书因篇幅和编者 水平有限，其软件的其它应用不能一一在此介绍，有关内容请参考相关教材及书物。附：用硬件描述语言完成译码器的设计:(1 )、生成设计项目文件。(2)、启动File New 菜单命令，如图1.10:图 1.10(3) 、选择 Text Editor file ，点击 OK(4) 、键入程序如下：SUBDESIGN test1(a,b,c:INPUT; d0,d1,d2,d3,d4,d5,d6,d7: OUTPUT;)BEGINCASE (c,b,a) ISWHEN 0 => d7.0=1;WHEN 1 => d7.0=2;WHEN 2 => d7.0=4;WHEN 3 => d7.0=8;WHEN 4 => d7.0=16;WHEN 5 => d7.0=32;WHEN 6 => d7.0=64;WHEN OTHERS => d7.0=128;END CASE;END;(4)、保存为.tdf文件，然后进行编译适配即可。其它操作都与原理图设计输入相同。实验成绩项目及比例实验操作(30%)报告书写(70%)得分成绩合计教师签字：批改日期：实验二半加器实验类型：验证性