大存储空间高精度数字中频面目标模拟器设计

1、大存储空间高精度数字中频面目标模拟器设计在雷达系统研制过程中，回波信号模拟器是不行缺少的设备，它可以灵便地产生雷达在各种工作状态下的回波信号，有助于雷达的试验室调试，降低实验成本，增强灵便性，对其设计、改进、定型都有重要意义。本文设计的面目标模拟器基于波形存储直读的ddws(挺直数字波形合成)法实现，模拟成像雷达接收其自身放射的单个线性调频脉冲，经复杂的地面目标反射后，形成的射频回波信号经下变频后输出。dsws就是将预先存储的经抱负采样的数字波形挺直举行da转换而得到所需的模拟信号。该模拟器采纳波形存储直读法产生基带iq信号，经正交调制产生中频，最大带宽80 mhz，可挺直输出视频信号和中频信

2、号。该面目标模拟器具有较大的数据存储空间和高精度的输出时刻控制。设计中对i、q路基带数据举行存储，单路存储空间256 mbit(32 mb)，总存储空间64 mb，可以满足大多数需求；通过举行延时补偿使得输出信号输出时刻精确可控。该模拟器采纳接口加载回波数据，可通过计算机便利地修改波形数据。加载抱负数据对信号处理机举行功能验证，又可以加载试验数据实现真切目标场景再现、举行设备出厂前的系统联调。系统核心控制单元采纳公司的virtex系列xc2v500型(现场可编程门阵列)，完成系统的功能控制、高精度延时计算、数据存储控制等关键任务。1 系统结构描述该模拟器系统结构1所示。根据操作流程系统功能分为

3、数据加载和波形输出两部分。波形数据加载通过计算机usb口举行，存储在大容量flash存储器中。波形输出时首先输入初始高度、速度、加速度等参数，在同步脉冲的触发下，把数据从flash存储器读出存入fpga内部的block sram中，在延时时刻到达后，在fpga的控制下把数据输出至da转换器转换为模拟信号。同时，fpga还要实现对系统时钟的管理，完成时钟的去歪斜、频率变换，确保时钟的相参性。设计中为实现对载漏和镜像的高抑制，正交调制器采纳了专用的正交调制芯片，同时，电路布线采纳i、q两路彻低对称结构，尽量保证两路的幅相平衡；特地设计了可调整环节，如幅度及直流偏置调节电位器，尽量将两路的幅度及直流

4、偏置的差异调到最小。2 关键技术分析要使模拟器能模拟面目标散射回波的功能，必需有充沛的存储空间存储回波数据。为检验雷达在不同场景下的性能，要求面目标模拟器能便利地修改波形数据。因此，具有较快写入速度的数据存储器的挑选和高效牢靠的数据加载的实现成为系统设计的一个关键因素。模拟器的信号输出时刻要有较高精度，以便不失真地再现目标场景。高精度输出延时计算成为系统设计的又一个关键技术。本模拟器的高精度延时计算没有采纳芯片，而是在fpga内实现，简化了系统设计。2.1 存储器挑选设计中存储的面目标回波数据分为i、q两路存储。每路数据量为256 mbit，总数据量为5l2 mbit(64 mb)。波形输出时

5、da转换器时钟为100 mhz，假如数据挺直由flash存储器输出至da转换器，则flash存储器具有100 mbs的输出速度时才干满足da转换器的数据更新速度。采纳如此高速的大容量flash存储器会使系统设计成本大大增强。因此，设计时采纳了数据预读入的办法来解决flash存储器输出跟不上da转换器要求的问题。其基本思想是用fpga内部的高速block select ram作为缓冲器。设计中用法的fpga内部的高速ram读写速度均在2.31 ns以下，彻低可以满足da转换器的要求。每路存储器对应2个block ram、2个ram乒乓操作，一个ram用于预存从flash存储器读出的下一个触发周期

6、的波形数据，另一个用于延时时刻到达后输出本触发周期的波形数据。图2中第1行表示雷达的触发脉冲(为正脉冲)，下面2行的方框暗示2个ram。其工作过程为：第n-1触发周期内从flash存储器读出数据写入a，延时时刻到达后b中的数据输出给da转换器；第n触发周期内从flash存储器读出数据写入b，延时时刻到达后a中的数据输出给da转换器；依此循环往复举行。这样数据的转存和输出分隔开来，互不影响，只要flash存储器的速度满足在一个触发周期内把一条回波数据输出完毕就可以确保回波依次输出。这就大大降低了对flash存储器的要求，降低了设计成本。基于以上思想，设计中挑选两片intel公司大容量strata

7、 flash存储器e28f256j3a-150作为数据存储器。该flash芯片具有写缓冲(write buffer)模式和异步页读(asynchronous page mode)模式，数据宽度可在8 bit和16 bit之间挑选。当该芯片工作在异步页读模式时，其最快的单个数据平均读出时光为56.25 ns，在脉冲重频周期为100s时，一个周期内可完成1 777个数据点的转存，满足系统设计要求。同时，它的写缓冲模式使得它具有较快的写入速度，每片高达256 mbit的容量使得i、q两路各用1片即可存储全部数据。2.2 数据加载数据加载通过计算机usb口，经过ft245bm将串行数据转换为并行数据后

8、在fpga控制下存储在flash存储器中。为了保证数据加载的正确，系统还具有回读校验功能，加载结束立刻把数据回读到pc存储，与加载源文件比较后给出正确与否及加载错误的数据个数等信息，由用户按照比较结果打算是重新举行加载还是退出加载过程。数据在系统中的传递过程暗示如下：usb(串行数据)?ft245bm(8位并行数据)?fpga(16位并行数据)?flash存储器(16位并行数据)。ft245bm 芯片是ftdi(future technology devicesinternational ltd)公司推出的举行usb和并行io口协议转换的专用芯片。ft245bm支持usb1.1及usb2.0规

9、范，数据传输速度可达到1 mbs。用法ft-di提供的vcp(虚拟串口)驱动程序，用该芯片实现的外设在pc中即被当做一个标准的串行设备对待。用v中提供的串口通信mscomm控件很简单可以完成控制程序编写。通过ft245bm既充分利用usb高速数据传输，又避开了在fpga中开发usb协议接口的棘手，缩短研发周期；同时使得模拟器与pc的接口容易。数据加载时flash存储器工作于写缓冲模式。首先以块为单位举行擦除，每块擦除时光为1 s；擦除结束在写人数据之前要先向flash存储器写入writebuffer指令，随后向存储器的缓冲区写人数据，一次写缓冲操作最多可延续写入16字(1字=16 bit)数据

10、，每个字写入时光起码25 ns；而后再对flash存储器写入write buffer confirm指令启动flash存储器内的wsm(write state machine)，把前面写入的16字编程存入其内部存储空间，内部编程时光起码要218s。这样复杂的一个异步过程，采纳常规的组合或时序规律无法完成控制。因此，设计中由fpga控制flash存储器的片选和写使能信号，采纳状态机来实现。为便利程序的后续维护，提高牢靠性和可读性，按照flash存储器的操作状态设计了4个状态机：推断状态机、擦除状态机、写数据状态机、回读状态机。4个状态机的关系3所示。2.3 高精度延时计算的实现和数据输出系统的延

11、时计算和输出控制均在fpga中实现。为提高计算精度，在设计中通过对数据举行合理缩放，既充分利用了fpga内16 bit×16 bit的乘法器核的精度，又不会导致加法运算溢出。因为硬件中实现除法比较困难，我们把除法运算转换为乘法运算，以提高运算速度和精度。比如，在计算时有一个除以10 000的运算，采纳下面的办法来实现。设y=x10000，则这样就把除法运算转化为2个截尾处理和1个乘法运算。为补偿截尾处理引起的数据缩小，经过试验比较后，设计中把53 687放大为53 705，可使在不同数据时的平均误差尽量小。式(1)在程序中只需要1个乘法器就可以完成。基于以上办法实现的延时计算最大肯定

12、误差惟独±3 ns。延时计算的最后结果以数据输出时钟的周期个数来表示。输出的波形数据需要预读入fpga内的ram中。在触发脉冲的前沿一到就开头从flash存储器中读取一条回波的数据转存入fpga内，flash存储器工作在异步页读模式；同时，触发脉冲的前沿一到便开头对时钟计数，计数个数与延时计算结果相等时启动数据输出。数据从flash存储器输出至ram时是16位的，而da转换器辨别率惟独8位，设计中充分利用了fpga内双口block select ram的两边数据宽度可不同的特点，避开设计用于不同宽度数据转换的专用程序。信号在雷达系统中传输时，传输线和器件的迟滞作用导致信号到达处理机的

13、时光比实际计算时刻有固定延迟，且在不同传输线长度时延时大小不同。系统具有键盘接口，可按照实测延时值预先补偿掉系统误差，保证回波信号到达信号处理机的时刻与实际时刻精确吻合。经实际检验，信号处理机识别的高度与理论高度误差在1 m，与6 ns 对应的0.9 m吻合。考虑到信号处理机本身的不精确性，延时预补偿十分精确有效。3 试验结果对本文设计的模拟器产生的抱负线性调频信号，用采集后举行脉冲压缩，采纳hamming加权后，脉冲压缩峰值旁瓣比大于35 db，主瓣展宽与理论值相当，测试结果4所示。本模拟器还可通过对信号举行预失真、补偿系统误差来提高性能。补偿后的信号脉压结果见图5，可以看到脉冲压缩峰值旁瓣比大于41 db，临近理论值。4 结束语本文所提出的计划由单片fpga完