对FIR数字滤波器的FPGA实现的研究

1、对fir数字滤波器的fpga实现的研究如今，已成为数字信号处理系统的核心器件，尤其在数字通信、网络、视频和图像处理等领域。现在的fpga不仅包含查找表、寄存器、多路复用器、分布式块存储器，而且还嵌入专用的迅速加法器、乘法器和输入，输出设备。fpga具有实现高速并行运算的能力，因而成为高性能数字信号处理的抱负器件。此外，与专用(asic)相比，fpga具有可重复编程的优点。按照单位脉冲响应的不同，数字主要分为有限脉冲响应(fir)和无限脉冲响应(iir)2大类。在同样的设计要求下，iir方式计算工作量较小。但难以得到线性相位响应，且系统不易稳定；fir方式的计算工作量稍大，但在设计随意幅频特性时

2、，能保证严格的线性相位特性；因为其实现结构主要是非递归的，flr滤波器可以稳定工作。fir数字滤波器是数字多普勒接收机的重要组成部分，因此，讨论fir数字滤波器的实现技术具有重要意义。随着fpga技术的不断进展，fpga逐渐成为信号处理的主流器件。而在fpga中，数字滤波器不同的实现办法所消耗的fpga资源是不同的，且对滤波器的性能影响也有较大差异。1 fir滤波器的原理及结构fir滤波器存在n个抽头的h(n)，n称为滤波器的阶数，其数学表达式为：式中，x(k)为第k时刻的采样值，y(n)为滤波器输出。h(k)为fir滤波器的第k级抽头系数。通过对h(k)举行z变换得到fir的传递函数h(z)

3、，其在z域内的形式如下：因此，按照传递函数h(z)和fir滤波器系数的对称性，可得fir滤波器的普通实现结构，1所示。从串行结构中可以看出，fir滤波过程就是一个信号逐级延迟的过程，将各级延迟输出加权累加，得到滤波输出，其中最主要的运算是乘累加运算。fir每完成一次滤波过程需要举行n次乘法和(n-1)次加法运算，n为滤波器的阶数。所以，滤波器的运算量彻低取决于n的大小，当n很大时，延迟将十分长，无法实现高速信号处理。按照fir数字滤波器的对称特性，可以先举行加法运算，然后对加法运算的结果举行串行乘累加运算，从而得到改进的串行结构。与串行结构相比，改进的滤波器完成一次滤波的时钟周期减半，乘累加次

4、数减半，提高了处理速度，但同时要消耗更多的硬件资源。图1(b)为位偶数时改进的串行结构。与串行结构相像，滤波器的运算量彻低取决于n的大小，当n很大时，延迟将十分长，无法实现高速信号处理。将串行结构绽开，按照滤波器的信号流图用多个乘法器和加法器并行实现，得到fir滤波器的并行实现结构，1(c)所示。并行滤波器的滤波速度快，一个时钟周期内完成一次滤波，但消耗大量的fpga资源，如乘累加器，且器件的延迟较大，工作频率不宜太高。fpga具有规整的内部规律阵列和丰盛的连线资源，特殊适合用于数字信号处理。但以前fpga普通用于系统规律或时序控制，很少应用在信号处理方面。其缘由主要是fpga中缺乏实现乘法运

5、算的有效结构。随着fpga技术的不断进展，查找表(lut)技术的应用有效地解决了这个问题，使fpga在数字信号处理方面得到了广泛应用。2 基于分布式算法的fir滤波器的实现21 分布式算法原理上世纪70年月croisie提出了分布式算法da(distributed arithmetic)，但因为其特殊适合用fpga实现，所以直到公司在fpga中用法查找表(lut)后，da才被广泛应用在fpga求乘积和中。fir的滤波输出y可以表示为输入x和系数h的内积：由上述推导可知，分布式算法是一种以实现乘加运算为目的的运算办法。它与传统实现乘加运算的先后挨次不同。分布式算法在完成乘加功能时，是通过将各输入

6、数据每一对应位产生的部分积预先举行相加形成相应部分积，然后在对各部分积预先举行累加形成终于结果；而传统算法是等到全部乘积产生之后再举行相加来完成乘加运算。22 分布式fir的实现结构图2为分布式fir滤波器的挺直实现结构。对于小位宽的数据，da算法不仅速度快，而且所占用的芯片资源少。23 性能优化办法1)流水线结构法 在滤波器中间增强适当的寄存器，构成流水线结构。在并行结构实现中添加流水线结构，可以提高滤波器速度，使其工作在更高的工作频率。对于速度固定的数据，可以通过多次复用乘累加器来节约资源。2)查找表分隔法 在用lut实现分布式算法时，因为lut的规模随着n的增强展现指数增长，假如滤波器系

7、数n过大，则查找表的规模非常浩大。为了减小规模，可以利用部分表计算。因为fir滤波器是线性滤波器，因此低阶滤波器输出可以相加，由此定义一个高阶滤波器的输出。例如，把16输入的查找表分割成4个并行的查找表。查找表的分隔技术和流水线技术可以大大减小设计规模，同时并不会降低滤波速度。用法da算法实现的flr滤波器与传统的算法相比，da算法可以极大地削减硬件规模，很简单实现流水线处理，提高电路的执行速度。24 3种结构实现的比较改进串行结构、并行结构、da结构实现的比较如下：1)改进串行结构 优点：用法资源少，只需一些寄存器、乘累加器便可完成囫囵滤波运算；缺点：滤波速度慢，一次滤波所需的时钟数由滤波器

8、的阶数打算。阶数较高的滤波器，滤波周期很大，无法实现高速滤波。2)并行结构 优点：完成滤波的速度快，挺直并行滤波器可以在一个时钟周期内完成一次滤波；缺点：消耗大量的乘累加器，器件延迟较大，工作频率不行能太高。3)da结构 与串行结构实现相比，da实现滤波速度较快，其滤波周期由数据宽度打算而与滤波器的阶数无关；而与并行实现相比，da实现消耗的资源较少。且简单实现流水线处理，提高电路的执行速度。在设计中，当资源成本为主要制约时，按照速度要求，挑选串行结构实现或da结构实现；而当速度成为主要制约时，则按照资源成本因素，挑选并行实现结构或da结构实现。在普通的应用设计中，普通采纳da结构实现。3 实例

9、设计与31 fir滤波器的设计利用matlab中的fdatool工具设计一个33阶，fs=48khz，fc=108 khz的fir滤波器，其幅值、相位响应见图3。为了便于fir滤波器的fpga实现，减小误差，将滤波器的系数量化取整后，在fpga中实现采纳的滤波系数为-11，14，18，-11，-25，4，32，6，-38，-21，43，45，-47，-96，50，319，457，319，50，-96，-47，45，43，-21，-38，6，32，4，-25，-11，18，14，-11。32 fir滤波器的fpga实现与仿真在xilinx 101 ise平台中，选用virtex-5系列的xc5v

10、sxt50t器件，用 hdl语言设计串行结构、并行结构的、以及da结构，并在中对3种结构实现举行仿真。设计中输入数据的位宽设为16位，而输入数据在运算处理前位宽扩展到17位。所用仿真激励为单位阶跃响应，时钟周期为tck=10 ns。modelsim中的仿真结果4所示。图4中依次为改进的串行实现，并行实现和da实现的仿真结果，其滤波周期分离为180 ns，10 ns和180 ns。上述设计的改进串行结构、并行结构和da结构分离在xc5vsx50t中实现后，所消耗的fpga内部各种资源如表1所示。从表l可以看出，并行实现消耗的资源最多，第二是da实现，最小是串行实现。而从滤波速度上来看，并行滤波速度最快，1个时钟周期便可滤波1次；而串行实现速度慢，其滤波周期取决于滤波器的阶数，对17阶的对称滤波器而言，滤波一次占9个时钟周期，滤波输出占1个时钟周期；相对串行实现和并行实现，da实现的滤波周期取决于处理的数据宽度，上述设计中da实现的滤波处理数据位宽是17位，所以滤波一次占17个时钟周期，滤波输出占用1个时钟周期。4 结束语在实际应用中，当滤波器设计对滤波速度要求不高时，可采纳串行结构或改进串行结构来实现，这样可以选取资源较少的器件，降低设计成本；当对滤波速度有较高要求时，可以考虑采纳并行或da来实现。并行实现