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1、低功耗逐次逼近模数转换器的研究与设计Study and Design of Low-power Successive Approximation Analog-to-digital Converter(申请清华大学工学硕士学位论文)培 养 单 位电子工程系学 科电子科学与技术研 究 生孙 彤指 导 教 师李 冬 梅 副 教 授二七年五月两低功耗逐次逼近模数转换器的研究与设计孙彤摘 要I摘摘 要要逐次逼近模数转换器（ADC）具有中等转换精度和中等转换速度，采用CMOS 工艺实现可以保证较小的芯片面积和低功耗，而且易于实现多路转换，在精度、速度、功耗和成本方面具有综合优势，被广泛应用于工业控制、医

2、疗仪器以及微处理器辅助模数转换接口等领域。论文工作设计了一个电源电压为 2.5V，精度为 12 位，速度为 500kS/s 的低功耗逐次逼近 ADC。电路采用单端轨到轨输入，并具有省电模式。研究工作主要分为三个部分：研究设计了一个分段电容式数模转换器（DAC） ，高端低端各 6 位，共有 128 个单位电容，减小了芯片面积，降低了动态功耗，而且高 3 位采用温度计编码，保证了 DAC 高位的单调性；分段电容阵列的版图采用共中心的对称布局，以提高电容的匹配精度。对多级结构比较器进行了研究设计。比较器由三级前置放大器和一级锁存器组成，根据每级前置放大器的位置不同，对它们的增益、带宽、功耗进行了优化

3、，每级前置放大器和模拟缓冲级电路的设计也减小了回程噪声的影响；比较器的设计应用了失调校准技术。仿真结果显示，该比较器可以有效消除 10mV 输入失调，能够在 10MHz 速度下分辨 0.2mV 输入电压，功耗只有 600uW，达到了设计要求。对控制电路进行了研究设计。采用分模块设计方法，使用 verilog-HDL 描述、自动综合、布局布线生成，能够控制模拟部分完成逐次逼近过程，并可以根据片选信号时间长短控制芯片进入省电模式或者工作模式。论文工作在完成 ADC 电路设计仿真的基础上，完成了整个电路的物理版图设计、后仿真及芯片的测试。该逐次逼近 ADC 采用 UMC 0.18um 混合信号CMO

4、S 工艺设计制造，芯片面积为 1.4mm1mm。实测结果显示，在 500kS/s下，其 SNDR 为 63.13dB，即 ENOB 为 10.5 位，|DNL|小于 2LSB，|INL|小于4LSB，功耗为 1.2mW。关键词：关键词：逐次逼近 模数转换器 数模转换器 比较器AbstractIIAbstractSuccessive approximation analog-to-digital converters (ADCs) have medium resolution and medium speed, small chip area and low power consumption

5、can also be achieved in CMOS process. Moreover, it is convenient to make multi-channel conversion. Due to their mixed advantages in resolution, speed, power and cost, successive approximation ADCs are widely applied in industry controlling, medical instruments, auxiliary analog-to-digital interfaces

6、 of micro-processors and so on.A 2.5V, 12bit, 500kS/s low-power successive approximation ADC is designed in this thesis, which adopts single rail-to-rail input and has power-down mode.Study work can be categorized into 3 parts: A segmented capacitive digital-to- analog converter (DAC) is designed wi

7、th 2 separated 6-bit arrays which consist of 128 unit capacitors in all, resulting in smaller chip area and lower dynamic power. Moreover, thermometer coding is applied to the top 3 bits, ensuring the DACs monotonicity. Common centroid geometry is introduced in the layout to improve matching propert

8、y. A multi-stage comparator is designed, which is composed of 3 pre-amplifiers and a latch. Each pre-amplifier is optimized according to its position, the design of them and the analog buffer has already taken kickback noise into consideration. An offset cancellation technique is applied too. Simula

9、tion results show that, the proposed comparator can distinguish 0.2mV input with 10mV offset at 10MHz, while its power is 600uW. The control circuit is designed in several modules, which is described in verilog-HDL, synthesized, placed and routed automatically. This digital block coordinates analog

10、circuits to finish the successive approximation, and switches the chip into power-down mode or work mode.After circuit design and simulation, the physical layout design, post-simulation and chip measurement are also finished. The proposed ADC is designed and fabricated in UMC 0.18um Mixed Mode CMOS

11、process, occupying 1.4mm1mm. Measurement results show that, its SNDR achieves 63.13dB at 500kS/s, thus ENOB is 10.5bit, and |DNL| is less than 2LSB, |INL| is less than 4LSB, with overall power only 1.2mW.Keywords: successive approximation ADC DAC comparator目 录III目目 录录第 1 章 引言 .11.1 选题背景及意义.11.2 研究工作

12、主要内容.21.3 论文各部分主要内容.3第 2 章 逐次逼近 ADC 概述.42.1 逐次逼近 ADC 的工作原理.42.2 逐次逼近 ADC 的典型结构.52.2.1 电压定标型逐次逼近 ADC.52.2.2 电流定标型逐次逼近 ADC.72.2.3 电荷定标型逐次逼近 ADC.82.2.4 其他结构逐次逼近 ADC.132.3 逐次逼近 ADC 的研究现状.13第 3 章 DAC 的研究与设计.153.1 DAC 结构的选择.153.2 分段电容 DAC 的工作原理.153.3 分段电容 DAC 的电路设计.173.4 分段电容 DAC 的版图设计.213.4.1 电容匹配精度 .213

13、.4.2 抑制干扰 .25第 4 章 比较器的研究与设计.254.1 比较器的典型结构.254.1.1 运放结构比较器 .254.1.2 Latch 比较器.264.1.3 高速高精度比较器.294.2 比较器的失调校准.304.3 比较器的设计.324.3.1 比较器结构的选择.324.3.2 第一级运放的设计.33目 录IV4.3.3 第二、三级运放的设计.354.3.4 回程噪声的考虑 .384.3.5 比较器系统设计 .414.4 比较器的版图设计.444.4.1 抑制干扰 .454.4.2 器件匹配 .46第 5 章 数字控制部分的设计.475.1 POWER DOWN 模块.475

14、.2 CLK 模块.485.3 TIMING 模块.485.4 REGISTER 模块.485.5 ENABLE 模块 .495.6 DAC_DEC 模块.495.7 OUTPUT 模块 .495.8 上电模块.49第 6 章 数模混合仿真 .526.1 数模混合仿真.526.2 芯片版图.54第 7 章 测试 .557.1 实际芯片.557.2 测试平台.567.3 测试过程.607.3.1 静态指标测试 .607.3.2 动态指标测试 .647.3.3 功耗测量 .657.4 测试结果.66第 8 章 总结与未来工作展望.67参考文献 .68致谢与声明 .71目 录V个人简历、在学期间发表

15、的学术论文与研究成果.72目 录III第 1 章 引言1第第 1 章章 引言引言1.1 选题背景及意义模数转换器（Analog-to-Digital Converter，ADC）将模拟信号转换成数字信号，是模拟系统与数字系统接口的关键部件，长期以来一直被广泛应用于雷达、通信、测控、医疗、仪表、图像和音频等领域。数字信号处理技术和通信产业的迅猛发展，推动着 ADC 逐步向高速度、高精度和低功耗的方向发展。逐次逼近 ADC 与其他几种 ADC 在精度和速度方面的对比如图 1.1 所示。高速度 ADC 的典型结构是 Flash 型 ADC，高精度 ADC 的典型结构是- 型ADC，这两种结构分别在速

16、度、精度方面具有绝对优势，在速度、精度两个垂直市场上得到了广泛应用。然而，在其他广阔的应用领域中，人们往往需要一种中等速度、中等精度、低功耗、低成本的 ADC，逐次逼近 ADC（Successive Approximation ADC）满足了这种需求，占据了广阔的水平市场。246810 12 14 16 18 20 22 24 2610K100K1M10M100M1G10G100G1T逐次逼近ADCFlashADC两步ADC-ADC精度（bit）采样率（S/s）图 1.1 逐次逼近 ADC 与其他 ADC 在精度、速度方面的对比逐次逼近 ADC 具有中等转换精度（一般 816 位）和中等转换速

17、度（一般 5MS/s 以下） ，采用 CMOS 工艺制造时可以保证较低的功耗和较小的芯片面积，而且易于实现多路转换，因此在精度、速度、功耗和成本方面具有综合优势，市场应用广泛。在工业过程控制方面，逐次逼近 ADC 的典型应用主要是用于放置在远端第 1 章 引言2测量各种物理量的传感器1234，这些利用了逐次逼近 ADC 的以下几个优势5：1、多种模拟输入范围（单极、双极、差分） ；2、在开关、多通道应用中，能保证零数据延迟；3、精度与速度适中；4、功耗低、面积小。例如在传感器网络应用中，成千上万个传感器节点由 1 块电池或者几平方毫米的太阳能电池供电，这就要求每个传感器节点面积小、成本低，而且

18、这些节点能够长时间工作，消耗能量很小3，逐次逼近 ADC 正好具有面积小、功耗低、成本低的优势。而在电机控制应用中，需要在同一时刻及时捕获多路模拟输入，完成三相电流和电压测量，这样在一个芯片上集成多个采样/保持电路的逐次逼近 ADC 就为这类应用提供了极大的便利。在医疗仪器方面，逐次逼近 ADC 广泛应用于成像系统，例如 CT 扫描仪、MRI 和 X 射线系统。逐次逼近 ADC 具有零延迟、较高采样速率和较好 DC 指标等优势，保证了成像系统刷新速率高、成像分辨率高。逐次逼近 ADC 功耗低、面积小等优势在便携式医疗仪器应用（血液分析、血压监测、心脏监测、脉搏测量等）中得到充分发挥5。此外，逐

19、次逼近 ADC 的综合优势特别适合用作微处理器的辅助 ADC 接口，可以作为 ADC IP 核广泛应用于 SoC。目前几个做混合信号 IP 核的大公司，例如 ChipIdea、Nordic、Qualcore，用作微处理辅助 ADC 接口的 IP 核主要是逐次逼近结构。1.2 研究工作主要内容本研究工作旨在设计一款应用于微处理器接口的低功耗逐次逼近 ADC，它采用单端输入，工作在 2.5V 电源电压下，转换精度为 12 位，采样率为500kS/s，并且带有省电（power down）模式。研究工作大体包括以下几个方面：1、了解逐次逼近 ADC 的工作原理、典型结构、发展历史与国内外的研究现状；2

20、、研究逐次逼近 ADC 的三个核心模块：DAC、比较器与数字控制部分；第 1 章 引言33、设计逐次逼近 ADC 的模拟部分，包括 DAC、比较器、偏置电路、模拟缓冲级等，进行前仿真、版图设计、后仿真等模拟集成电路设计流程；4、使用 verilog 硬件描述语言对数字控制部分进行 RTL 代码描述，进行前仿真、综合、后仿真、布局布线等数字集成电路设计流程；5、利用 Cadence spectreVerilog 仿真器对整个芯片进行数模混合仿真。6、模拟部分版图与数字部分版图的拼接，整体版图的设计，流片。7、电源 PCB 板与逐次逼近 ADC 测试 PCB 板的设计。8、逐次逼近 ADC 的测试

21、与分析。1.3 论文各部分主要内容第 2 章介绍逐次逼近 ADC 的工作原理、典型结构与国内外发展现状；第 3 章讨论关键模块 DAC 的设计，给出电路结构与仿真结果；第 4 章研究关键模块比较器，分析电路结构与仿真结果；第 5 章论述数字控制部分的功能，列出 verilog 代码与仿真结果；第 6 章描述数模混合仿真流程以及整体芯片仿真结果；第 7 章阐述测试过程，并对测试结果进行分析；第 8 章总结研究工作，并对未来工作进行展望。第 1 章 引言4第 2 章 逐次逼近 ADC 概述4第第 2 章章 逐次逼近逐次逼近 ADC 概述概述2.1 逐次逼近 ADC 的工作原理逐次逼近 ADC 的基

22、本结构如图 2.1 所示，主要由采样/保持电路、DAC、比较器、数字控制部分和其他模拟电路组成，核心是 DAC、比较器和数字控制部分。采样/保持比较器数字控制部分其他模拟电路DACVinVrefCLKOUTSAR图 2.1 逐次逼近 ADC 的基本结构逐次逼近 ADC 使用二进制搜索算法使 DAC 的输出逐次逼近输入的模拟信号，对于 N 位逐次逼近 ADC 至少需要 N 个转换周期。其大致工作过程如下：首先模拟输入信号 Vin 被采样保持，送入比较器的一端，然后数字控制部分将逐次逼近寄存器（SAR）最高位（MSB）预置 1，其他位全部清零，DAC 在Vref 和 SAR 的控制下输出 1/2

23、Vref 送入比较器的另一端。如果 Vin 1/2 Vref，那么比较器输出 1，SAR 最高位定为 1；否则，如果 Vin 1/2 Vref，所以 bit2 = 1；第二个转换周期，SAR 置为 110，DAC 输出 3/4 Vref，由于 Vin 3/4 Vref，所以 bit1 = 0；第三个转换周期，SAR 置为 101，DAC 输出 5/8 Vref，由于 Vin 5/8 Vref，所以 bit0 = 0；最终转换结果（即 SAR 的值）为 100。2.2 逐次逼近 ADC 的典型结构逐次逼近 ADC 的原理比较简单，但是具体实现结构多种多样，每种结构都各有优劣。按照逐次逼近 ADC

24、 结构中 DAC 的工作原理，大致可以将逐次逼近 ADC 分成三种：电压定标、电流定标、电荷定标，下面分别予以讨论。2.2.1 电压定标型逐次逼近 ADC电压定标型逐次逼近 ADC 出现最早，工作原理最简单。如图 2.3 所示6，将一个等值电阻串（R0 = R1 = = R2N-1）放置在参考电压 Vref 和地之间，每个电阻的端点电压都由开关（S0、S1、S2N-1）引出作为分段参考电压，通过开关控制就可以按照二进制搜索算法将相应的分段参考电压送到比较器了。第 2 章 逐次逼近 ADC 概述6VrefVoutS0S1S2S3S2N-2S2N-1R0R1R2R2N-2R2N-1图 2.3 电阻

25、串 DAC图 2.3 的电阻串 DAC 输出电容比较大，而且开关控制信号线数量庞大，N位 DAC 需要 2N条单独的开关控制信号线，因此常常使用开关树的结构，如图2.4 所示6。使用开关树结构后，虽然开关数量变多了，但是 DAC 的输出电容变小了，而且开关控制信号线数量也减少了，N 位 DAC 只需要 N 条单独的开关控制信号线，不过开关的馈通效应可能会引入失调电压。VrefR0R1R2R2N-2R2N-1R2N-4R2N-30D0D0D0D0D0D0D0D1D1D1D1DVoutN-1DN-1D图 2.4 使用开关树的电阻串 DAC由电阻串 DAC 组成的电压定标型逐次逼近 ADC，最大的优

26、势是能够保证良好的单调性，得到了工业应用7，但对于 N 位逐次逼近 ADC 需要 2N个单位第 2 章 逐次逼近 ADC 概述7电阻，随着位数的增多，单位电阻和开关呈指数增加，例如，对于 8 位这种类型的逐次逼近 ADC，就需要 256 个单位电阻和 510 个开关，这么多单元所占芯片面积是可观的。2.2.2 电流定标型逐次逼近 ADC电流定标也是早期常见的一种类型，它是利用二进制加权的电流，配合开关实现二进制搜索算法的。常见的电流定标型逐次逼近 ADC 又可以分为两种，一种使用二进制加权的电流源阵列，一种使用 R-2R 阶梯。使用二进制加权电流源阵列的逐次逼近 ADC 如图 2.5 所示8，

27、它使用等效宽长比为二进制加权的 MOS 管组成的二进制加权的电流源阵列，可以通过电流比较器将输入电压转换成电流，然后与这些电流源的组合电流进行比较，也可以将这些电流源的组合电流转换成相应电压，然后与输入电压通过电压比较器进行比较。使用 MOS 管组成的这种结构，由于使用了电流开关，所以转换速度较快，但是 MOS 管的阈值电压变化较大，MOS 管参数的匹配误差会影响二进制加权电流源的匹配，给逐次逼近 ADC 带来了较大的精度误差。 运放11111111+-VDDVSSVrefRref逐次逼近逻辑比较器+-RinVinMSBLSB数字输出1613211618141211141/821/8图 2.5

28、 二进制加权电流源阵列逐次逼近 ADC使用 R-2R 阶梯的逐次逼近 ADC 如图 2.6 所示，它利用 R-2R 阶梯中任一节点看进去的阻值恒为 R 这一性质，通过参考电压 Vref 产生一组二进制加权的电流，由开关选择得到组合，然后通过反馈电阻 Rf得到相应的电压。第 2 章 逐次逼近 ADC 概述8运放VrefVoutRfRRR2R2R2R2R2RSN-1SN-2SN-3S0DN-1(MSB)DN-2DN-2D0(LSB)图 2.6 R-2R 阶梯逐次逼近 ADC然而，开关导通电阻并不为零，这样 R-2R 阶梯就存在匹配误差。为了消除开关导通电阻的影响，可以加入冗余开关，如图 2.7 所

29、示6。R2R2R2RRRRR/2冗冗余余开开关关(常常闭闭合合)图 2.7 使用冗余开关减小 R-2R 阶梯匹配误差使用 R-2R 阶梯的电流定标型逐次逼近 ADC，可以在低电压供电的情况下正常工作。但 MOS 工艺的电阻匹配精度较差，尽管可以使用温度计编码降低对电阻匹配精度的要求9，但是电阻阻值受温度影响较大，容易引入非线性误差。这种结构在双极型工艺中使用较多。2.2.3 电荷定标型逐次逼近 ADC电荷定标型逐次逼近 ADC 是目前应用较多的一种类型，它利用电容通过电荷再分配完成二进制搜索算法，因此功耗一般比较小，而且不需要额外的采样保持电路。按照电容的组织方式，可以分为并行电容方式和串行电

30、容方式。并行电容方式一般多指使用二进制加权电容阵列的逐次逼近 ADC，它的基本单元有二进制加权的电容阵列、1 个与 LSB 电容等值的冗余电容、开关和比较器，下面以 8 位并行电容方式的逐次逼近 ADC 为例说明工作原理。并行电容结构逐次逼近 ADC 的转换过程大致可以分为三步。第一步是采第 2 章 逐次逼近 ADC 概述9样模式（图 2.8） ，所有电容的上极板连接到地，下极板连接到输入电压，这样电VinVref比较器128C64C32C16C8CCc=CC2C4CS8S7S6S5S4S3S2S1S0SGNDSINXQX=-256CVinVX=0+-图 2.8 采样模式容上极板存储了与输入电

31、压 Vin 成正比的电荷 Qx = -256CVin。第二步是保持模式（图 2.9） ，上极板接地的开关断开，下极板接地，这样上极板的电压变成Vx =VinVref比较器128C64C32C16C8CCc=CC2C4CS8S7S6S5S4S3S2S1S0SGNDSINXQX=-256CVinVX=-Vin+-图 2.9 保持模式-Vin。第三步是再分配模式（图 2.10）：首先测试最高位（MSB） ，即先将最大电容的下极板连接到参考电压 Vref，这时候的等效电路即是两个等值电容串联组成的分压器，这个操作使得 Vx 增加了 1/2 Vref，即 Vx = -Vin + 1/2 Vref。如果

32、Vx 1/2 Vref，那么比较器输出 0，MSB = 1；如果 Vx 0，即Vin 1/2 VREF，那么比较器输出 0，保留第 12 位为 1，否则第 12 位清 0。依次类推，直到确定了第 1 位（即 LSB） 。LSB 的确定过程见图 3.5，等效电路如图 3.6(b)所示，可见 LSB 电容接 VREF使 Vx 增加 1/4159 VREF。比较器+-CL6CL5CL4CL3CL2CL1CM6CM5CM4CM3CM2CM1CcCsS0ScSM1SM2SM3SM4SM5SM6SL1SL2SL3SL4SL5SL6SINVREFVINVCM图 3.5 再分配模式之 LSB32C32CC63

33、CVREFVXC62CC64CVREFVX(a) MSB (b) LSB图 3.6 再分配阶段等效电路最终，该分段电容 DAC 的输出为CMiREFiiINXVVbVV)2(4159409612113（3-4）其中，bi是分段电容 DAC 第 i 位的值，为 0 或 1。第 3 章 DAC 的研究与设计183.3 分段电容 DAC 的电路设计课题中使用的分段电容 DAC 如图 3.7 所示，C 是 MIM 单位电容，其他电容都是单位电容的整数倍。综合考虑噪声、电容匹配与芯片面积等因素，单位电容定为 100fF，这样比较器输入端的等效电容约为 6.5pF，分段电容 DAC 开关的导通电阻在比较器

34、输入端的总噪声功率（kT/C 噪声）为 6.3710-10V2，总噪声电压约为 25uVrms，比 0.5LSB（300uV）小得多，满足噪声要求。比较器+-8C8C8C4C2CC8C8C8C4C2CCCCS0ScSM1SM2SM3SMC1SMC2SMC3SL1SL2SL3SL4SL5SL5SINVREFVINVCM8C8C8C8CSMC4SMC5SMC6SMC78C8C8C8CSL6SL6SL6SL6Bit 1Bit 2Bit 3Bit 4Bit 5Bit 6Bit 7Bit 8Bit 9Bit 12 & Bit 11 & Bit 10图 3.7 课题设计的分段电容 DAC

35、原理图为了保证 DAC 的单调性，高 3 位（Bit12、Bit11、Bit10）电容采用了温度计编码。考虑到开关的驱动能力，每个开关最多直接驱动 8 个单位电容，因此第 5 位使用 2 个开关（SL5）驱动 2 组 8C，第 6 位使用 4 个开关（SL6）驱动 4组 8C，采用温度计编码的高 3 位也以 8C 为 1 组，分成了 7 组，由开关SMC7SMC1驱动。图 3.8 是 DAC 高位开关单元的电路图，除了电源 VDD 与地 GND 外，该单元的输入有模拟输入 VIN、参考电压 VREF、SAR 的输出 DIN、逻辑控制信号 ENABLE，输出 OUT 与电容下极板相连。当 ENA

36、BLE 为 0 时（此时比较器进行失调校准） ，电容下极板接 VIN，跟踪模拟输入；当 ENABLE 为 1 时，根据 SAR 的输出 DIN（即该电容对应的数字输入）的值，电容下极板接VREF（DIN=1）或者接地 GND（DIN=0） 。连通 VIN、VREF 的传输门开关尺寸应该适中，尽可能减小开关的导通电阻，加快 DAC 的采样速度，减小 DAC 的建立时间，同时又要考虑开关的电荷注入效应对 DAC 精度的影响。接地开关直接使用 NMOS 实现，尺寸不必太大。电容下极板 DAC 低位电容阵列无需对模拟输入采样，所以 DAC 低位开关单元没有模拟输入 VIN，其他电路与高位开关单元类似。

37、第 3 章 DAC 的研究与设计19图 3.8 DAC 中的开关单元DAC 的整体电路图如图 3.9 所示。第 3 章 DAC 的研究与设计20图 3.9 课题设计的分段电容 DAC 电路图在电源 VDD=2.5V、VREF=2.5V 的情况下，对 DAC 进行输入扫描，得到DAC 的输出特性曲线如图 3.10 所示，图中的尖峰是由于电容阵列切换造成的瞬态现象，对 DAC 的性能没有影响。第 3 章 DAC 的研究与设计21图 3.10 DAC 的输出特性曲线放大 DAC 输出特性曲线的一个片断，得到图 3.11，LSB0.6mV，与理论计算的 VREF/4159 基本相等。图 3.11 DA

38、C 的转换阶梯第 3 章 DAC 的研究与设计223.4 分段电容 DAC 的版图设计分段电容 DAC 是逐次逼近 ADC 核心模拟电路之一，版图设计对它性能的影响较大，主要体现在电容匹配精度与抑制干扰两个方面。3.4.1 电容匹配精度, 12NCINLLSBC 21NCDNLLSBC电容阵列的匹配误差对逐次逼近 ADC 的增益误差和失调没有影响，但却直接影响逐次逼近 ADC 的线性度，因此课题逐次逼近 ADC 对分段电容阵列的电容匹配精度要求较高。图 3.12 是 12 位采用分段电容 DAC 结构的逐次逼近ADC，在电容匹配精度是 10 位（即电容相对匹配精度 0.1%）的情况下，仿真12

39、00 次得到的 DNL 与 INL 性能，可见电容的匹配误差会给这种结构的逐次逼近 ADC 引入较大的 DNL 与 INL，特别是在转换点，如 011111 111111 到100000 000000 转换时。图 3.12 电容匹配精度 10 位时的 DNL 与 INL 性能影响电容匹配精度的因素很多10，电容边缘的蚀刻误差是其中之一。由于掩膜板边缘的蚀刻误差和工艺中其他因素的影响，器件的边缘很难精确定位，而且直线边缘通常是在一定误差范围内的不规则形状，这就给电容的有效面积引入了随机误差，从而使电容值在一定范围内具有不确定性。第 3 章 DAC 的研究与设计23C4C2C1xL4图 3.13

40、电容边缘的蚀刻误差考虑一种简单情况，如图 3.13 所示，假定原设计 C4=2C2=4C1，但在制造过程中，由于边缘蚀刻误差，C4 的每个边缘都比设计值向内侧收缩了 x，那么实际情况 C4=2C2(1-4)2，其中 4=2x/L4。即使每个电容的边缘都比设计值向内侧收缩了 x，由于 i与电容边长 Li有关，仍然不满足原设计的电容值比例，引入较大的电容匹配误差。为了减轻蚀刻误差对电容匹配精度的影响，可以使用单位电容并联的方式，如图 3.14 所示，每个电容由几个单位电容并联构成，尽管实际电容值与设计值之间仍然存在误差，但是电容匹配误差却有效减小了。C4C2C1图 3.14 单位电容并联影响电容匹

41、配精度的另外一个重要因素，是电容两个极板之间氧化层的梯度效应。实际工艺中，氧化层的厚度并不是均匀的，而是有一定的梯度，这就对电容阵列引入了匹配误差，如图 3.15 所示。第 3 章 DAC 的研究与设计24C4C2C1xhoxxx0+ax+图 3.15 电介质层的梯度效应为了减小这个因素的影响，可以改进工艺中氧化层的生长技术，也可以通过单位电容阵列共中心的版图布局得到改善。如图 3.16 所示，构成每个电容的单位电容围绕共同的中心点对称放置，这样就减小了氧化层梯度对电容匹配精度的影响。C4C2C1图 3.16 单位电容共中心对称的版图布局此外，增加冗余单位电容，使分段电容阵列中的每个电容周围的

42、蚀刻环境相同，也增加了电容的匹配精度。课题分段电容 DAC 的高 6 位与低 6 位分别使用了单位电容共中心对称的版图布局方式，如图 3.17 所示。其中每个圆代表一个单位电容，相同编号的单位电容并联组成分段电容 DAC 中的相应电容。白色的圆是冗余单位电容，保证电路电容蚀刻环境相同，它们的上下极板均接地。第 3 章 DAC 的研究与设计252c c c c c c c cc c c c c c c c10c c c c c c c cc c c c c c c c2c c c c c c c cc c c c c c c cc c c c c c c cc c c c c c c cc c

43、c c c c c cc c c c c c c cc c c c c c c cc c c c c c c cc c c c c c c cc c c c c c c cc c c c c c c cc c c c c c c cc c c c c c c cc c c c c c c cc c c c c c c cc c c c c c c cc c c c c c c cc c c c c c c cc c c c c c c cc c c c c c c c3333444444445555555566666666777777778888888899999999101010101010

44、1010图 3.17 分段电容 DAC 高 6 位（低 6 位）电容排列课题分段电容 DAC 使用这种排列方式后，包括冗余电容共有 24.2pF，虽然芯片面积变大了，但是电容的匹配精度得到了保证。3.4.2 抑制干扰分段电容 DAC 输出模拟信号，较容易受数字信号、电源噪声等的干扰，版图设计过程中需要考虑抑制干扰问题。由 3.3 节可知，整个分段电容 DAC 可以分为电容阵列与开关单元两部分，版图也按照这两部分划分。如图 3.18 所示，高 6 位开关单元与低 6 位开关单元分别放置在高 6 位电容阵列与低 6 位电容阵列两侧，两个电容阵列并排布局，放置在三层保护环内部，以隔离开关单元，减小开

45、关动作对电容阵列的干扰。第 3 章 DAC 的研究与设计26高6位电容阵列低6位电容阵列高6位开关单元低6位开关单元分段电容DAC保护环图 3.18 分段电容 DAC 的版图布局此外，分段电容 DAC 的输出电压是电荷再分配的结果，无有源器件驱动，是敏感信号线，因此分段电容 DAC 的输出线使用了屏蔽，如图 3.19 所示。这里，分段电容 DAC 的输出线使用金属 3 引出，上下被金属 1 与金属 5 两层金属地线包围（比使用金属 2 与金属 4 两层金属地线包围的寄生电容要小） ，因而完全隔离了外部电场线，减小了干扰。金属1金属3金属5接触孔图 3.19 通过上下两层金属地线屏蔽敏感信号第

46、4 章 比较器的研究与设计25第第 4 章章 比较器的研究与设计比较器的研究与设计4.1 比较器的典型结构比较器将两个输入信号进行比较，得到数字电路能够识别的数字信号“1”或者“0” ，是逐次逼近 ADC 中另外一个核心模拟单元，它的精度、速度、失调等指标直接影响整个逐次逼近 ADC 的性能。按照工作原理，逐次逼近 ADC 中的比较器大体可以分为两类：运放结构比较器、Latch 比较器。运放结构比较器可以分辨较小的输入信号，但是速度较慢；Latch 比较器的速度较快，但是只能分辨较大的输入信号。在高速、高精度的应用中，对比较器的精度和速度都有较高的要求，通常将两种比较器级联使用，发挥各自优势，

47、必要时还需要使用失调校准技术。4.1.1 运放结构比较器比较器需要将两个输入信号的差值放大到数字电路能够有效识别的幅度，因此自然想到可以用运放结构来设计比较器。设计一个高性能的运放具有较大难度，但是使用运放结构设计比较器就相对简单的多，因为这时运放工作在开环状态下，设计时主要考虑运放的带宽和增益（对于高精度比较器，噪声也是一个重要因素） ，无需考虑运放的线性度、稳定性等较复杂的因素。假定比较器由 n 级单极点运放级联组成 36，如图 4.1 所示，则总增益为 niinAAAAA121（4-1）其中 Ai是第 i 级运放的增益。A11A22AnnVinVout图 4.1 运放级联组成的比较器单极

48、点系统的建立时间常数为第 4 章 比较器的研究与设计26uiiiiA1（4-2）其中，i是第 i 级运放的建立时间常数，i是第 i 级运放的-3dB 带宽，ui是第 i 级运放的单位增益带宽，Ai是第 i 级运放的增益。那么 n 级运放级联组成的比较器的建立时间常数为niniuiiiniiA1111（4-3）如果每级运放的增益和单位增益带宽相同，都为 A0和 u0，那么级联后组成的比较器的增益为nAA0（4-4）建立时间常数为00uAn（4-5）如果使用单级运放达到同样的增益，那么建立时间常数为00unA（4-6）显然这比 n 级运放级联比较器的建立时间大的多。因此，运放结构的比较器通常由多级

49、运放级联组成，后面接反相器组驱动数字电路，它具有精度较高、失调电压较小等优点，但是它的比较速度较慢，输出电压与时间成负指数关系，而且静态功耗较大，多出现在较早的文献中8182037。4.1.2 Latch 比较器Latch 比较器的典型电路如图 4.2 所示38，工作过程一般包括两个模式：首先是采样模式（track mode） ， 为低电平，开关 S1、S2 闭合，晶体管 M5 关断，输入端 X、Y 对输入电压采样；然后是锁存模式（latch mode） ， 为高电平，开关 S1、S2 断开，晶体管 M5 导通，通过正反馈，输出被迅速锁存。第 4 章 比较器的研究与设计27VDDVin1Vin

50、2M5M1M2M3M4S1S2XY图 4.2 典型 Latch 比较器由于使用了正反馈，Latch 比较器的速度比较快，下面利用两个首尾互连的运放模型，分析锁存模式下 Latch 比较器的时间常数36，如图 4.3 所示。VxVy图 4.3 锁存模式下的 Latch 比较器模型假定这两个单级点运放完全相同，跨导为 gm，输出电阻为 Rout，负载电容为 CL，那么由线性模型可以得到dtdVCRVVgyLoutyxm（4-7）dtdVCRVVgxLoutxym（4-8）整理可以得到dtdVVVAyyx（4-9）第 4 章 比较器的研究与设计28dtdVVVAxxy（4-10）其中，A 是运放的直

51、流增益outmRgA（4-11） 是运放的建立时间常数dBuoutLARC31（4-12）其中，u是运放的单位增益带宽，-3dB是运放的-3dB 带宽。式（4-9）与式（4-10）相减得到VdtdVdtdAVdtdAVu1（4-13）其中，V=Vx-Vy。求解式（4-13）得到lutteVeVV00（4-14）其中，V0是比较器初始的输入电压差，l是锁存模式下比较器的建立时间常数，即mLulgCA1（4-15）可以看出，引入正反馈后的建立时间常数，等于单个运放建立时间常数除以增益。如果减小负载电容，增大运放跨导，那么整个 Latch 比较器的速度可以进一步提高。由式（4-14）可知，为了产生数

52、字电路能够处理的电压差 Vlogic，Latch比较器需要的锁存时间为)ln(0logVVTicllatch（4-16）Latch 比较器初始的输入电压差越大，则其输出达到规定电压幅度的时间越短。Latch 比较器的优点是速度快，输出电压与时间成正指数关系，但它的失调电压较大，容易受噪声干扰，在精度要求不高的场合得到了应用3912。第 4 章 比较器的研究与设计294.1.3 高速高精度比较器在很多应用中，要求比较器能够在较高速度下分辨较小的输入电压，单独使用上述两种比较器都不能满足要求，这时通常将两种比较器级联组成高速高精度比较器。如图 4.4 所示，高速高精度比较器由 n 级运放级联组成预

53、放大级，后面紧跟一级 Latch 比较器。预放大级对输入信号逐级放大，放大到 Latch 比较器能够有效识别的幅度，然后 Latch 比较器通过正反馈将信号迅速放大到数字电路能够有效识别的幅度。+-+-VinVout图 4.4 高速高精度比较器这种高速高精度比较器结合了级联运放比较器负指数响应特性和 Latch 比较器正指数响应特性的优点39，如图 4.5 所示。t1t2大 大 大 大VOLtVXLatch大VoutVOH图 4.5 高速高精度比较器的时域响应特性图 4.5 中，预放大级的增益不足以将输入信号 VOL放大到数字电路能够有效识别的幅度，但可以在 t1时间内将 VOL放大到 VX，

54、而 VX可以被 Latch 级识别，并在 t2以后放大到数字电路能够有效识别的幅度 VOH，因此这种高速高精度比较器对输入 VOL的响应时间是 t1+t2。如果单独使用运放级联组成的比较器，需要更大的增益，达到 VOH的时间要大于 t1+t2；如果单独使用 Latch 比较器，对于初始输入信号 VOL，其达到 VOH的时间也要大于 t1+t2。可见，两种比较器第 4 章 比较器的研究与设计30级联构成的高速高精度比较器在得到较高精度的同时，保证了速度，因此得到了广泛应用111921314041。4.2 比较器的失调校准比较器的失调电压是由于电路元件的失配造成的，这种失调通常是随机的，无法预先估

55、计。失调电压的存在会影响比较器的精度，在较高分辨率的 ADC中，输入失调电压不能太大，这就要求采用失调校准技术。失调校准技术在MOS 工艺中是比较容易实现的，这是因为 MOS 器件的输入电阻近似无限大，这使得我们能在晶体管栅极上长期储存电荷，这样我们就可以将失调电压储存在电容上，通过与输入叠加来消除失调电压的影响。常用的失调校准方法有两种，一种是输入失调储存（IOS） ，一种是输出失调储存（OOS）38。顾名思义，IOS 是将失调电压储存在输入耦合电容上，OOS 是将失调电压储存在输出耦合电容上。下面以包含预放大级、失调存储电容和 Latch 级的全差分比较器为例，对这两种方法进行讨论。+-

56、Vin VoutS1S2S3S4C1C2S5S6图 4.6 失调校准方法之 IOS图 4.6 是 IOS 的示意图，在失调校准阶段，S1、S2 断开，S3S6 闭合，预放大级的输出与异端输入短接，组成单位增益的结构，这样 C1、C2 上就存储了预放大级的失调电压。经过 IOS 失调校准后，残余输入失调电压为0011AVCQAVVOSLOSOS（4-17）其中，VOS1和 A0是预放大级的失调电压和增益，Q 是 S5、S6 向 C1、C2 注入电荷的失配量，C 是 C1、C2 的大小，VOSL是 Latch 级的失调电压。第 4 章 比较器的研究与设计31+- Vin VoutS1S2S3S4C

57、1C2S5S6图 4.7 失调校准方法之 OOS图 4.7 是 OOS 的示意图，在失调校准阶段，S1、S2 断开，S3S6 闭合，预放大级的输入被短接，这样 C1、C2 上就存储了经过放大的预放大级失调电压。经过 OOS 失调校准后，残余输入失调电压为00AVCAQVOSLOS（4-18）比较式（4-17）与式（4-18）可知，OOS 的失调校准效果更好，为了达到同等残余电压，IOS 要求预放大级的增益更大。由于 IOS 的输入耦合电容大小受电荷注入、kT/C 噪声等限制，通常要比 OOS 大，因此 OOS 更加常用于比较器并行的结构中。但是 OOS 的输入级是 DC 耦合，限制了输入共模电

58、压的范围，而且由于失调电压是经过放大后存储在电容上，因此 OOS 中的预放大级增益要严格控制，不能太大，否则电容上的电压饱和后无法反映失调电压的真实大小。Latch 级的输入失调电压通常比较大，常常要求前面预放大级的增益足够大，以此减小整个比较器的残余失调电压，这就不能使用单级 OOS 的结构，而 IOS 的速度相对比较慢，因此在高速高精度的比较器设计中，常使用级联失调校准技术，如图 4.8 所示。这种结构中，每级预放大级的增益都不大，级联以后的增益可以有效消除 Latch 级的失调电压，通过时钟控制，IOS 与 OOS 同时进行，达到失调校准的目的112131。+- Vin Vout+-+-

59、图 4.8 级联失调校准第 4 章 比较器的研究与设计324.3 比较器的设计4.3.1 比较器结构的选择对于 2.5V 的单端 12bit 逐次逼近 ADC，比较器至少需要分辨 1/2 LSB，即大概 0.3mV，考虑余量后的设计分辨率为 0.2mV。Latch 级的失调电压通常在3060mV，为使 Latch 级有效识别，需要其输入至少达到 100mV。同时，为使该逐次逼近 ADC 的采样率能够达到 500kS/s，要求比较器能够工作在10MHz，这就必须使用高速高精度比较器，并且采用失调校准技术。前面分析可知，预放大级的增益需要达到 500。为了保证速度，预放大级的每级运放增益较小，通常

60、在 20 以下，需要三级运放级联才能使预放大级的增益达到 500。课题中的比较器最终使用了三级运放级联加 Latch 级的多级结构，如图 4.9 所示。运放3运放2运放1In+In-Out+Out-In+In-Out+Out-In+In-Out+Out-C1C2C3C4S2S3S4S5S1VINVCMOUT图 4.9 课题中的比较器结构预放大级使用三级运放级联的结构，并且采用了级联失调校准技术。假设VOS2、VOS3、VOSL分别为运放 2、3 和 Latch 级的输入失调电压，A1、A2、A3分别为第一、二、三级运放的增益，Q2,3、Q4,5分别是开关 S2 与 S3、S4与 S5 注入到电容上的电荷失调量