Verilog编码规范报告

1、Verilog 编码规范（仅供内部使用）拟制 :xxx日期：xxx审核 :审核者日期：yyyy-mm-dd批准 :批准者日期：yyyy-mm-dd版权所有侵权必究第1页共28页修订记录修订日期修订版本描述修订者第2页共28页目录1命名规范 .62代码编写规范 .82.1版面 .82.2编写代码规范 .83电路设计规则 .163.1时钟 .163.2复位 .173.3避免 LATCH .183.4避免组合反馈 .183.5赋值语句 .183.6case语句和 if-then-else 语句 .183.7状态机 .193.8异步逻辑 .204模块划分 .215提高可移植性的编码风格 .215.1采

2、用参数化设计 .215.2采用独立于工具平台和工艺库的设计 .225.3尽量使用已经得到验证的 IP .226其他一些设计建议 .227附件.248参考文档： .28第3页共28页第4页共28页基本原则：简单，一致，可重用。简单指尽量使用简单的语句， 尽量使用简单的设计， 尽量使用简单的时钟， 尽量使用简单的复位。一致指尽量保持代码风格一致，尽量保持命名一致。可重用指有成熟的IP 尽量使用IP，设计的代码要尽量可重用。第5页共28页1 命名规范给信号命名就像给孩子取名字一样，有区别，有根源，有深度，还有一点，要简单，别冗长。有区别指取名字不要一样，假如大家只有一个手机号码，那这个号码还能有什么

3、用处？有根源指取名字要能象姓氏一样，让人一看就直到是张家的后代而不是李家的。有深度就是取名字要有涵义，张一 ,张二 ,张三虽然也是名字，但是请考虑一下被取名字人的感受。简单点，几十个字母长的名字，打字的和看字的都累。大小写规则：只有parameter ， define 和 module 名称才能享受大写。Module 名应与文件名保持一致（文件名是小写） ，假如不想在设计后面遇到麻烦的话。不要尝试使用任何保留字，因为他们已经被保留了。不要重复使用同样的名字去命名不同的数据。（建议）对module 名加 ”LVx ”的后缀，增强module 名称的结构层次含义如：设计顶层为TOP LEVEL，即

4、 LEVEL1 ，命名为QTRxxxx_LV1 ；时钟模块， IO_PAD ， CORE ，为 LEVEL2 ，命名为CLK_PROC_LV2等等；CORE 内子模块为LEVEL3 ，然后以此类推。对于来自同一驱动源的所有时钟信号使用相同的名字。对于低电平有效的信号，应该以_n 结尾。模块间相连端口名称要一致。（建议）使用下表所列的命名缩写方式。全称名称clockClkresetrstclearclraddressaddrdata_indindata_outdoutinterrupt requestintread enablerdenwrite enablewrencountcnt第6页共28

5、页全称名称requestreqcontrolctrlarbiterarbpointerptrsegmentsegmemorymemregisterreg（建议）使用下列后缀命名方式全称添加后缀active low_nenable_enselect_selflag_flgdelay_dly信号命名的两个词之间用下划线间隔，如ram_addr ， cnt_ctrl 等等信号命名尽量不要使用孤立的、小写的英文字母L第7页共28页2 代码编写规范2.1 版面语句独立成行，增加可读性和可维护性。行的长度保持每行小于或等于72 个字符。因为有的终端或打印机每行不能超过80 个字符。规定 72 个字符是为了

6、留出边空，提高可读性。还有一个原因是为象 vi 这样的编辑器留有显示行号的地方。用回车来分割超过 72 个字符的行，并且在下一行用缩进来表示该行是前一行的继续。缩进。用缩进来提高续行和嵌套循环的可读性。缩进采用4 个空格。避免使用TAB 键。不同的编辑器或用户环境使得TAB 的位置差别很大，造成缩进的混乱。有一些工具可以将TAB 替换成空格。（建议）使用注释使用注释来解释端口、信号、信号组、 always 块、函数等。注释应该放在它所描述的代码的附近。注释应该简明扼要，并足够说明问题。避免注释杂乱。显而易见的功能不用加注释。注释关键是说明设计意图。2.2 编写代码规范在源文件中要有文件头在源文

7、件、 script 文件的开始应包含一个文件头。文件头至少应包含下列信息：文件名、作者、模块的功能描述和关键特征的列表、文件产生的日期、更改记录（日期、更改者、更改的内容）。（参见代码模板sample.v）模块名称用大写，例如：module MEM_CTRL。端口声明时每行声明一个端口， 并有注释 （最好在同一行） ，也可对同一类型的一组端口加注释。 对于时钟，复位以及其他控制信号，需要注释有效工作沿或者有效工作值建议用下述顺序声明端口。/INPUTsclocks,/ posedge activeresets,/ active highenables,/ active highother co

8、ntrol signals ,Data and address lines ,第8页共28页/OUTPUTsclocks,resets,enables,other control signals,data在输入和输出两类端口之间留一个空行来提高可读性。如上例所示。端口列表之后，使用parameter 定义内部信号宽度以及其他参数化设置。IO 信号申明和内部信号申明要单独成行，参考sample.v 文件使用简单的语句，一般使用 if else 和 case就能满足大部分需求，不要使用复杂的语句常量（ 1）一位的控制信号采用二进制表达方式，如1'b0；（ 2）常数位宽不可缺省；如：Bad：

9、 if (rst_n = 0) && (cnt_addr = 15)Good： if (rst_n = 1'b0) && (cnt_addr = 5'd15)变量（ 1）Net and Register（ a）一位位宽的 wire 信号的声明不可缺省（ b）一个 reg 变量只可以在一个always 语句中赋值（ c）（建议）任一 register 的赋值加上单位延迟，对异步复位同样加上单位延迟；（ d）向量有效位顺序的定义采用倒序格式，如：Data4:0（ 2） Memory代码中不建议使用 Memory( 存储器阵列 )，Memory 只用于

10、 Testbench 中，访问存储器阵列中某一向量的某一位或几位，需要通过中间变量进行。例：reg15:0mem0:255;temp = mem33;/temp gets data at addr 333_bit_reg = temp8:6;/get three bits of addr 33运算符及表达式（ 1）表达式（ a）用括号来表示执行的优先级，尽管操作符本身有优先顺序，但用括号表示优第9页共28页先级对读者更清晰，更有意义如：Bad:A+B?C:D;Good:(A+B)?C:D;（ b）适当使用括号适当使用括号可以控制生成的电路结构，如Z=A+B+C+D，综合结果可能为三级加法器，而

11、变换为Z = (A + B) + (C + D)，综合结果则可能为两级加法器；（ c）注意资源共享需要资源共享的部分一定要放在同一个模块的同一个always 语句中，不同模块不同always 语句之间的代码不能实现资源共享。如： always (.)if (.)d0 = A + B;elsed0 = C + D;中， DC可能只会生成一个加法器。条件算子中不存在资源共享如： z = (cond 1b1)? (a+b) : (c+d);必须使用两个加法器；而等效的条件if-else语句可以资源共享，如：if (cond=1b1)z = (a+b);elsez = (c+d);只要加法器的输入端复

12、用，就可以实现加法器的共享，使用一个加法器实现。（ d）尽量采用公共子表达式如 ：x=a+b+cy=d+a+b改为： z=a+bx=z+cy=d+z（ 2）算符（ a）条件运算符第10页共28页r1 = gate? r2 : r3;避免使用条件嵌套:r1 = (aa = 0)? (bb = 0)? r2 : r3) : r4; orr1 = aa,bb = 0? r2:aa,bb = 0? r3:aa,bb = 0? R4:r4;（ b）逻辑操作符在 if() ， while() ， ()?A:B 之类的表达式中，括号中的表达式应该是一个逻辑表达式，相应的操作符应该用逻辑操作符。如： wire

13、x,A,B;(x) ? A:B与 (x = 1'b1) ? A:BIf(A&B)与 if(A&&B)=1b1)While(A=B)与 while(A=B)操作结果相同，但显然前者不规范。（ c）乘法运算符“* ”对于一个变量data 与常数 constant相乘 data * constant，如果常数不是2 的整数次幂，建议先将其分解，如constant=53 = 32 + 16 +4 + 1 = 25+ 24 + 22 + 20 ，这样乘积就可以表示为变量 data 移位结果的相加。对于乘法运算符“ * ”，综合后通常得到的是乘法器，时延较大。赋值语句（ 1

14、）不要在信号列表中进行运算操作如： Bad:addr(a,b,d&e);Good: addr(a,b,c);c=d&e;（ 2）BLOCK 赋值和 NON-BLOCK 赋值的使用（ a）组合逻辑采用 BLOCK赋值（ =）如：always (dat)i_dat = dat;（ b）非组合逻辑 （主要是寄存器） 采用 NON-BLOCK赋值并加 delay 以保证前仿真和后仿真的一致如：always (posedeg clk)q <= #DEL d;（ 3）在同一块语句中不允许同时出现阻塞赋值和非阻塞赋值第11页共28页条件语句（ 1） IF 语句（ a）向量比较时，比较的

15、向量长度要相等，同样向量和常量比较时长度也要求匹配，长度不同时要求进行显式位扩展（verilog对位数小的向量做0 扩展以使它们的长度相匹配，该扩展是隐式的）如：reg7:0abc;reg3:0def;.if (abc = 4'b0,def) begin.if (abc = 8'h0) begin（ b）不要采用 if 表达式的简写形式例如：if (variable)等同于 if (variable != 0)if (!variable)等同于 if (variable = 0)但后者才合乎规范（ c）每个 if 都应该有一个 else 与之相对应，如果条件为假时不进行任何操作

16、，则用一条空语句 else ；避免产生 latch（ d）if.else if.else if.else的代码书写格式如下，要注意优先级if (.)begin.endelsebeginif (.).else (.)if (.)else (.)end（ d）如果变量在if-else语句中非完全赋值，则应给变量一个缺省值第12页共28页如：if (a = b)beginv1 = 2'b01;v2 = 2'b10;/v3 is not assignedendelse if (a = c)beginv2 = 2'b10;v3 = 2'b11;/v1 is not ass

17、ignedendelse/default赋值beginv1 = 2'b00;v2 = 2'b00;v3 = 2'b00;end（ 2）CASE 语句（ a）所有的case 语句都应该有一个default语句，避免产生Latch（ b）（建议）不要使用casex 、 casez 语句，综合工具不支持循环语句（ 1） forever 语句（ 2） repeat 语句（ 3） while 语句（ 4） for 语句在可以用其它语句描述电路时，建议不要采用循环语句来描述。initial 语句不要在 RTL代码中出现initial块综合会将initial 块忽略，使前仿真和后仿真

18、不一致initialbegin.end第13页共28页always 语句（ 1）在使用 always 生成组合逻辑时，敏感表要列全，敏感表中也不能包含没有用到的变量。Rule:Combinational sensitivity lists should include1)Any signal on right hand side of assignment2)Any signal in if or case expressionFor example:.module sense_list_ex(b,c,d);/PARAMETER/INPUTSinputb;inputc;inputd;/OUTP

19、UTS/INOUTS/SIGNAL DECLARATIONSwireb;wirec;wired;rega;/ASSIGN STATEMENTS第14页共28页/MAIN CODEalways (b or c or d)if (b 1 b1)a = c & d;elseif (c =1 b1)a = d;endmodule/SENSE_LIST_EX（ 2）对带异步清零端的寄存器的定义模板always (posedge clk_main or negedge rst_n )if（ rst_n = 1'b0 ）/此处统一采用rst_n = 1'b0 形式而不采用（! rst

20、_n ）begin/ 形式，对相关寄存器清0（采用# u_dly<=赋值）.endelsebegin/ 对相关寄存器赋值（采用# u_dly<=赋值）.end采用时钟上升沿触发。有限状态机（FSM ）（ 1）组合逻辑和时序逻辑分开描述；/ PART 1: COMBINATERIAL LOGIC FOR NEXT STATEalways (cur_state or full_new_fr or full or have_space)begin: OVC_FSM_NXT_STcase (cur_state)STDBY:beginif (full_new_fr = 1'b1)nx

21、t_state = W_BLOCK;else if (full = 1'b1)nxt_state = W_DSCD;elsenxt_state = cur_state;endW_BLOCK:第15页共28页beginif (have_space = 1'b1)nxt_state = STDBY;elsenxt_state = cur_state;endW_DSCD:beginif (have_space = 1'b1)nxt_state = STDBY;elsenxt_state = W_BLOCK;enddefault:nxt_state = STDBY;endcas

22、eend / OVC_FSM_NXT_ST/ PART 2: SEQUENTIAL LOGIC FOR CURRENT STATEalways (posedge clk or RST_EDGE reset)begin: OVC_FSM_ST_TRANSif(reset = RST_V ALUE)cur_state <= DL Y W_BLOCK;elsecur_state <= DL Y nxt_state;end / OVC_FSM_ST_TRANS3 电路设计规则3.1 时钟（建议）简单的时钟结构易于理解、分析和维护，而且容易产生好的综合结果。最好是能够有单一的全局时钟，所有寄

23、存器都在上升沿触发。所有子模块内部使用单一时钟单一时钟沿，如条件不满足时，必须注明原因，并提出对综合以及布线的要求。设计中包含内部产生的时钟时，必须将所有需要的时钟在一个单独的模块中生成。如果不得不用混合的时钟沿，在综合和时序分析时确保能满足时钟精度最差情况下的占空比。同时确保把假定的占空比写入用户手册。在多数设计中， 占空比是时钟树的函数，而时钟树的插入通常又依赖于具体的工艺。使用Core 的芯片设计者必须检查实际的占空比能够满足Core 的要求，也第16页共28页应该了解怎样改变综合和时序分析的策略以使得Core 能够满足实际的条件。（建议）多数基于扫描链的测试方法要求对上升沿和下降沿触发

24、的寄存器分开处理。如果必须使用大量的上升沿和下降沿触发的寄存器，将上升沿和下降沿触发的寄存器分到不同的模块中是很有用的。这样容易确定下降沿触发的寄存器，并可将它们放到不同的扫描链中。（建议）避免在RTL 级手工实例化时钟Buffer 。时钟 Buffer 通常是在综合以后在物理设计时插入的。在可综合的RTL 代码中，时钟网络通常被认为是理想的网络，没有延时。在布局布线时，时钟树插入工具插入适当的结构，尽可能的接近理想的、平衡的时钟配布网络。一个例外情况是在顶层模块中可以插入厂家提供的伪时钟Buffer ，用于指明时钟树的源头和时钟树的参数。（建议）避免在RTL 级使用门控时钟或内部产生的时钟信

25、号。门控时钟电路依赖于具体的工艺和时序。门控时钟不正确的时序可能导致假的时钟信号和误操作。不同局部时钟SKEW 还会导致保持时间冲突（violation ）。门控时钟还会降低电路的可测性，也使得综合的约束变得困难。多数低功耗的电路需要门控时钟，但它们不应该出现在RTL 级的编码中，象Power Compiler 这类工具可以自动去做。如果设计中必须使用门控时钟、内部产生的时钟或复位信号，应该让产生这些信号的电路位于设计顶层的一个独立的模块中。它将违反编码规范的地方限制在一个小的范围内，有利于对这些产生电路开发特殊的测试策略。对于其他模块将可采用标准的时序分析和扫描链插入技术。3.2 复位（建议

26、）确保所有寄存器只被简单的复位信号所控制。最好的情况是，复位信号是 1bit 寄存器的输出。因为组合逻辑的输出会带有毛刺，对于异步复位电路，则会引起触发器的异常。（建议）尽可能避免内部产生的条件复位信号。通常模块内所有寄存器应在同一时间内被复位。这种方式使得分析和设计更加简单和容易。（建议）如果需要条件复位，设置一个单独的复位信号，并且将产生逻辑隔离于一个单独的模块。这种方式可使代码更易读，并易于综合出好的结果。如果需要内部产生异步复位信号，必须保证所产生的异步复位信号没有毛刺，最好的办法是保证异步复位信号最后为 1bit 触发器的输出，例如当计数器达到一个预设值时，产生异步复位信号：bad：

27、wire reset; assign reset = (count=value);better:reg reset;always (posedge clk)reset <= (count=value);第17页共28页3.3 避免 LATCH描述组合逻辑的always 块中，如果if 语句缺乏else 子句、 case 语句中各个条件所处理的变量不同都会在综合时推断出LATCH 。使用下述方法可避免LATCH:对所有的输入条件都给出输出。保证 always 块敏感列表完备。敏感列表应包括： if( )， case( )中的条件信号；所有 always 块中位于赋值语句右边的信号；当信号为

28、多 bit 向量时，应包括向量的所有 bit 而不是部分。在最终优先级的分支上使用else子句，而不用elsif。所有的 Case 应该有一个default case。避免使用LATCH ，除非能清楚地分析相关电路的时序以及毛刺带来的影响3.4 避免组合反馈在设计中避免组合反馈电路。这种电路违背了同步设计原则，难以控制其行为，对仿真、调试和 DFT 都极其不利。3.5 赋值语句在写可综合的代码时， 在时序逻辑的 always 语句块中总是使用非阻塞赋值。 否则 RTL 级的仿真会和门级仿真的结果不一致。在组合逻辑的always 语句块中使用阻塞赋值。同一个触发器不能在多个always 块中被赋

29、值。3.6 case语句和 if-else语句（建议）如果不需要有优先级的编码结构，建议使用case 语句而不要使用if-else语句。对于基于cycle 的仿真器， case 语句的仿真速度要比if 语句的仿真速度快。对于大的多选器，case 语句也比条件赋值语句的仿真速度快。对于综合工具，case语句也往往能产生出时序和面积更优化的电路。（建议）对于条件分支为独热编码的case语句，建议采用下列语句，对于综合工具能产生较优化的电路case(1b1)condition1 : statement ;condition2 : statement ;第18页共28页default: stateme

30、nt;endcase3.7 状态机将状态机的描述分成两个 always 块，一个用来描述组合逻辑， 一个用来描述时序逻辑。（建议）用参数语句来定义状态向量。（建议）将状态机的逻辑和非状态机的逻辑分成不同的模块，以便于综合工具对状态机进行单独优化。必须 使用 default 条件为状态机指定一个默认的状态，防止状态机进入死锁状态。FSM 提供防死锁机制，以防止限死在某个状态，特别是在异常情况下。在 FSM 逻辑比较复杂的时候，建议使用独热编码方式，以提高时序。/ PART 1: COMBINATERIAL LOGIC FOR NEXT STATEalways (cur_state or full

31、_new_fr or full or have_space)begin: OVC_FSM_NXT_STcase (cur_state)STDBY:beginif (full_new_fr = 1'b1)nxt_state = W_BLOCK;else if (full = 1'b1)nxt_state = W_DSCD;elsenxt_state = cur_state;endW_BLOCK:beginif (have_space = 1'b1)nxt_state = STDBY;elsenxt_state = cur_state;endW_DSCD:beginif (

32、have_space = 1'b1)nxt_state = STDBY;elsenxt_state = W_BLOCK;enddefault:第19页共28页nxt_state = STDBY;endcaseend / OVC_FSM_NXT_ST/ PART 2: SEQUENTIAL LOGIC FOR CURRENT STATEalways (posedge clk or RST_EDGE reset)begin: OVC_FSM_ST_TRANSif(reset = RST_V ALUE)cur_state <= DLY W_BLOCK;elsecur_state <

33、;= DL Y nxt_state; end / OVC_FSM_ST_TRANS状态机输出异步控制信号时，必须采用下列结构combinatorialinputslogicclkstateregisterSETD QCLR QoutputregisterSEToutputsD QCLR Q3.8 异步逻辑（建议）避免使用异步逻辑。异步逻辑难于设计和验证，并会降低设计的可移植性。（建议）如果在设计中使用异步逻辑，将异步逻辑和同步逻辑分成不同的模块。这使得代码检查更加容易（异步逻辑通常需要仔细的检查和功能及时序上的验证）。异步信号必须使用两级触发器同步之后使用。如下图所示SETQSETQSETQD

34、DDcombinatorialto inner logiclogicCLRQCLRQCLRQclk1clk2第20页共28页4 模块划分（建议）对设计层次中的每一个模块，锁存模块的所有输出信号。这样做可以简化处理过程， 它使得输出的驱动强度和输入延时都可预期。 输出驱动强度是触发器的平均驱动强度。（建议）保持相关的组合逻辑在同一个模块中。这有利于综合工具对逻辑的优化，也有利于时序预算和快速仿真。（建议）对不同设计目标的电路分成不同的模块将含有关键路径的逻辑和非关键路径的逻辑分成不同的模块， 以便综合工具对关键路径采用速度优化，对非关键路径采用面积优化。（建议）确保只有在顶层模块中才包括 I/O

35、 PAD 。顶层模块中还包括一个中层模块，该模块中包含 JTAG 模块、时钟产生电路、 CORE 逻辑。这个要求不是强制性的，但这样做易于集成测试逻辑、PAD 和功能逻辑。（建议）避免在顶层模块中出现Glue logic。5 提高可移植性的编码风格5.1 采用参数化设计（建议）不要直接使用数字在设计中不要直接使用数字（ Hard-Coded Numeric Value）。 作为例外，可以使用 0 和 1（但不要组合使用，如 1001）。例如：差的编码风格：wire7:0 my_in_bus;reg7:0 my_out_bus;好的编码风格：Define MY_BUS_SIZE 8wireMY_

36、BUS_SIZE-1:0my_in_bus;regMY_BUS_SIZE-1:0my_out_bus;另一种较好的编码风格，有利于IP 封装：parameter BUS_SIZE = 8 ;wireBUS_SIZE-1:0my_in_bus ;regBUS_SIZE-1:0my_out_bus（建议）将一个设计的所有的define 语句集中到一个单独的文件。第21页共28页5.2 采用独立于工具平台和工艺库的设计（建议）避免嵌入式的EDA 工具的命令。不要在源代码中使用嵌入式的EDA 工具命令。因为其他的EDA 工具并不一定认得这些隐含的命令，导致差的或错误的结果，降低代码的可移植性。即使是使

37、用 Design Compiler ，当综合策略改变是，嵌在源代码中的综合命令也不如单独的 script 文件中的综合命令容易修改。例如：1: /synopsys async_set_reset “reset”2: always (posedge clk or posedge reset)诸如第一行之类的工具命令最好不要使用。这个规则有一个例外就是编译开关的打开和关闭可以嵌入到代码中。例如： /synopsys translate_off/synopsys translate_on（建议）使用独立于工艺的库。（建议）在设计中避免实例化（instantiate）门，门级设计难于理解、维护和重用。

38、如果使用的特定工艺的门，设计将变得不可移植。如果必须使用特定工艺的门，建议将它们放于单独得模块，这样在移植时易于更改。5.3 尽量使用已经得到验证的IP（ 1）对于通用的接口和常用的模块，尽量使用已经得到验证的IP（ 2）尽量对自己设计的模块采用参数化设计，在得到充分验证之后，能被其他项目当作 IP 使用，提高其他设计的可靠性，缩短设计周期。bad:module add (a,b,c);input 7:0 a,b;output 7:0 c ;better:module add (a,b,c);parameter WIDTH = 8 ;input WIDTH-1:0 a,b ;output WI

39、DTH-1:0 c;6 其他一些设计建议整个项目组都使用一致的信号命名规则。尽量避免使用复杂的运算符， 如 *, /, % 。特别是 /, % ，大部分综合器的支持是非常有限的（只支持常量） 。提供方便调试的功能：比如增加可读的标志寄存器、统计计数、 FIFO 的状态寄存第22页共28页器等等。在地址空间允许的范围内，尽量使内部关键触发器能够通过CPU 接口被 CPU 访问和控制，如计数器，移位寄存器，状态机寄存器等等Bad:reg7:0 cnt ;Always (posedge clk or posedge rst)If (rst =1 b1)cnt <= 0 ;Else if (cnt_en=1 b1)cnt <= cnt +_1 ;better: reg7:0 c