电路任意时刻的输出状态只与同一时刻各输入状态有关

1、电路任意时刻的输出状态只与同一时刻各输入状态有关，而与前一时刻电路的输出状态无关。 这类电路称为（组合逻辑电路 ）。1、 组合逻辑电路的结构特点是：电路中不包含（_记忆 功能的元件，仅仅由各种（门电路）组合而成。2、 用二进制符号 0和1组成的一组 代码来表 示某个具 有特定含 义信息的 过程称为（编 码）。3、 同一时刻只允许多状态信息的一个状态有效，而且他状态必须全部无效的编码器称为（普通）编码器。同一时刻允许几种状态同时有效，但电路只对其中优先级别特别高的状态进行编码的编码器称为（_优先 ）编码器。4、 编码器的输入是（）o 编码器的输出是（）。5、 译码器的输入是（一组代码 ）。编码器

2、的输出是（一串高、低电平）。6 将输入信息编成二进制代码的逻辑电路称为（二进制编码器）。在二进制编码器中，若输入信号的状态数是 17,那么输出变量的位数应该是（_5位_）。7、一个输入信号经不同路径传送后又重新汇合到某个门，若途经的门的级数不同，或因门之间的tpd的差异，导致达到汇合点的时间有先有后，从而产生瞬间的错误输出，这一现象称为（一竞争 冒险）。8、 消除冒险的方法有多种，请选择两种填进括号中：（）、（引入先通脉冲 ）。9、电路任意时刻的输出状态不但取决于当时的各输入信号，还与电路原来的状态有关。这类电路称为（时序逻辑电路 ）。10、 时序逻辑电路是由（_组合逻辑电路 ）和具有记忆功能

3、的（_触发器 ）组成。11、时序逻辑电路分为（同步 ）时序逻辑电路和（异步 ）时序逻辑电路两大类。若所有触发器的时钟信号都接在一起,这个就是（同步 ）时序逻辑电路；若不是全部而只是部分触发器的时钟信号都接在一起,这个就是（_异步 ）时序逻辑电路。12、 触发器是构成时序逻辑电路的另一种（基本逻辑单元 ）。双稳态触发器有（_0）和（1 _）两个稳定的输出状态，是具有（记忆 ）功能的元件。13、根据逻辑功能的不同，触发器可以分为（ _RS）、（）、（）、（ ）等几种类型。14、 在JK触发器工作时：J=0、K=0时的功能是（状态保持 ） ; J=0、K=1时的功能是（置0 ）； J=1、K=0时的

4、功能是（置1_）; J=1、K=1时的功能是（翻转_）。15、 在TTL中规模集成双四位异步二进制加法计数器74LS393中，当CR端=1时，计数器清零。这种不受时钟脉冲控制的清零方式称为（异步清零_）。16、在TTL中规模集成二-五-十进制异步加法计数器74LS290中，当1S9=2S9=1时，计数器置9。这种不受时钟脉冲控制的置数方式称为（异步置数 ）。17、 需要时钟配合的清零方式称为（同步清零 ）。18、需要时钟配合的置数方式称为（同步置数。（）1.用MSI组合逻辑电路来实现具有多个输出的逻辑函数时，往往选择（译码器 ）。（）2用MSI组合逻辑电路来实现单输出的逻辑函数时，往往选择（数

5、据选择器 ）。（）3、用代数法判断一个组合逻辑电路是否存在冒险时，当变量作某种取值组合代入逻辑函数表达式后，若表达式会出现 Y=Za的情况，则存在（1）冒险。（）4、用代数法判断一个组合逻辑电路是否存在冒险时，当变量作某种取值组合代入逻辑函数表达式后，若表达式会出现 Y=Z+A的情况，则存在（0 ）冒险。中规模集成组合逻辑电路74LS138是（_D _）A、8421DCD4线一10线译码器B、共阴型七段显示译码器C、8线一3线优先编码器D、3线一8线译码器试判断逻辑表达式：L=AB+ A C 是否存在竞争冒险？，若有的话，请修改逻辑设计以消除之。 存在 存在1冒险2试分析以下触发器（有时钟脉冲

6、输入）的输出是什么状态（0?、1?）?说明理由，并在符号上标明。0 1DQCP >C1Q画图1. 试把下面的JK触发器转换成T触发器，并作简要的说明1JQ aQ以组合逻辑电路表达式 y=aB+bc为例，试述竞争与冒险的产生原因、类型、危害。设计组合 逻辑电路时如何判断是否存在竞争与冒险及如何实施消除冒险。（必须选“修改逻辑设计”的方法来消除）。1、原因：由于延迟时间的存在，当一个输入信号经过多条路径传送后又重新汇合到某个门上，由于 不同路径上门的级数不同，或者门电路延迟时间的差异，导致到达汇合点的时间有先有后。2、类型：Y=A . A,1 冒险 Y=A +A ,0 冒险3、危害：产生瞬间的错误输出4、 判断方法：代数法、实验法、计算机辅助分析法、卡诺图法（随便举一种）。5、 消除方法：修改逻辑设计 ”接滤波电容等等（随便举一种）。2、在举重比赛中，有三个裁判，三个裁判中有一个主裁判、其余两个为副裁判，当主裁判和一个以 上（包括一个）副裁判认为运动员上举合格后，才发出合格信号。试设计这个三人主副裁判电路。要求：（1）正确赋值：合格时输出为1,否则为0；个人同意