一种低成本光接收器的数据恢复电路的设计及FPGA实现

1、 一种低成本光接收器的数据恢复电路的设计及FPGA实现 宁少春 （重庆邮电大学 光电学院，重庆 400065）【摘要】：设计了一种利用FPGA的可编程输入延时单元（IDELAY）和锁相环输出同频多相时钟结合的4倍过采样高速时钟数据恢复电路。可在较低频率同步恢复4位并行数据，有效的增大带宽并降低了终端成本，并采用自动检测和判断的方法检测数据跳变边沿，消除了数据毛刺的干扰。 关键词：时钟数据恢复；过采样；输入延时单元；现场可编程逻辑阵列【中国分类号】TN934.3 【文献标识号】AA low-cost optical receiver data recovery circuit desi

2、gn and FPGA implementation（School of Optoelectronic Engineering, Chongqing University of Post & Telecommunication, Chongqing 400065, China）Abstract: Designed a FPGA programmable input delay unit (IDELAY) and phase-locked loop output combination with the frequency multi-phase clock four times ove

3、r-sampling of high-speed clock and data recovery circuit. Recovery in the four parallel data at lower frequencies, effectively increase bandwidth and reduce the cost of the terminal, and automatically detect and determine the method detection data transition edge, eliminate the interference of data

4、glitches.Keywords: clock and data recovery; oversampling; input delay unit; field programmable logic arrays1 引言 随着互联网的普及，光纤通信技术正在走进千家万户。光纤通信拥有传输距离长，信号损失小，带宽高，架设维护成本低等诸多优点。但是作为网络终端如果采用现有光接收器，不但成本太高，而且普通家用难以维护，过高的带宽也造成资源的浪费。如何设计一种低成本的光纤数据接收模块至关重要。时钟数据恢复电路是高速收发器的核心模块。所以本文提出一种利用低成本FPGA实现光纤数据恢复电路的方案。目前利用

5、FPGA实现时钟恢复电路的方法，基本都是首先利用FPGA内部的高频时钟对数据进行过采样，然后再根据输入信号控制对高速时钟的分频，从而产生与输入信号同步的时钟信号。比如采用4倍过采样，如果输入信号的频率为100MHz，则系统的工作频率就必须达到400MHz，对于中低端FPGA，如此高的工作频率显然无法承受。虽然高端FPGA可以达到GHz的工作频率，但其高昂的价格不适合用于普通用户。而其它基于中低端FPGA实现高速时钟恢复电路的方法，要么需要外部VCO模块，要么只能恢复数据而无法得到同步的时钟信号。针对这种情况，本文提出了一种利用Altera FPGA中的锁相环及Logiclock等技术，实现高速

6、时钟恢复电路的方法。2 设计方案 一 整体结构 图1整体结构图如图1所示，由时钟控制模块产生多个相同频率不同相位的时钟，用这些时钟分别对输入数据进行采样。这样一来多个时钟在一个周期内的不同时间段分别采样代替了传统一个高频时钟过采样，有效的降低了整体时钟频率适合低成本FPGA实现。采样模块是负责处理和同步采样数据的 本设计采用2个结构相同的采样模块进行“乒乓”操作，可以有效的利用FPGA强大的并行处理能力，合理利用片内资源经过采样模块同步以后的数据交给数据恢复模块，去掉过采样并恢复出原始数据。二 时钟控制部分 图2时钟关系如图2 由时钟控制模块产生16个同频率采样时钟 16个时钟逐级相位差22.

7、5度 分别对输入数据进行采样 采样结果送到数据恢复模块处理产生恢复后的数据。2采样采用4倍过扫描 所以16个采样结果对应4位的恢复数据由主时钟分别通过4个锁相环产生16个同频率不同相位的时钟其中pll1的相位为0，22.5 ，45，67.5 ；pll2：90，112.5，135，157.5；pll3：180，202.5，225，247.5；pll4：270，292.5，315，337.5。下图是仿真中 16个时钟的波形 图3时钟波形仿真图图3可见在一个周期中 16个时钟的上升沿依次到达，可以对数据进行16次采样。三 采样模块采样模块由2个结构相同的模块并行。第一个控制前8个时钟对数据采样；第二

8、个控制剩下8个时钟采样。3每个模块分成 采样和同步2个部分1 采样部分：如图4 8个时钟 每个时钟上升沿对数据采样，分别写入一个含有8个1位寄存器的寄存器组ram0在主时钟下个周期时 采样写入另一个寄存器组ram1 。2 同步部分：利用分别采样间隔 乒乓操作寄存器组 ram0 ram1 同步读出8位采样数据。1 图4 采样模块原理图四 数据恢复模块得到16个同步采样数据后，送入数据恢复模块处理得到4位原始数据。数据恢复模块 包括跳变沿检测 ，鉴相器和16选4的多路选择器。 图5恢复模块结构图如图5所示，首先根据采样信号检测出数据跳变沿。然后鉴相器根据跳变沿位置，判断出最佳采样位置，输出控制信号

9、，控制多路选择器，选择最佳采样信号通过，形成恢复数据。 图6跳变沿位置图如图6首先对主时钟进行采样然后比较采样数据判断跳变沿位置，由于是4倍过采样所以本设计的鉴相器采用跳变沿后的第三个数据作为输出数据，此时为眼图最大处。43结论：本文提出的电路结构不需要高频时钟信号，因此只要相位调整过程中时钟信号的脉冲宽度大于器件要求的最小值，且满足整个电路满足建立保持时间就可以正常工作。但是由于始终相位比较接近，对延迟要求较高，需要把所有时钟设置为全局时钟。最小的时钟周期T=max(3*Tmin，Tper)，其中Tmin是所用器件时钟信号脉冲宽度的最小值，Tper是满足建立保持时间的最小时钟周期。例如EP2

10、C35F672C6芯片工作时钟高电平脉冲最小值为1ns，采用该芯片电路的工作频率可以达到300MHz，这个工作频率已经通过了Altera DE2板的硬件验证。如果采用更快的器件如Cyclone III EP3C10T144C7，时钟脉冲宽度最小值0625ns，经过仿真验证其工作频率可以达到400MHz。在时钟调整模块后加一个简单的二分频电路，就可以实现32个时钟相位的调整精度，根据不同器件的性能很容易进行扩展，达到所需要的设计要求。参考文献1     尹晶，曾烈光. 一种快速同步的时钟数据恢复电路的设计实现J. 光通信技术,2007,xx(1):52-54.2     Razavi B. Challenges in the design of high-speed clock and data recovery circuitsJ. IEEE Communication Magazine. 2002, (8):94-101. 3     ITU-T. The control of jitter and wander within digital networks which