边界扫描接口

1、第二章 JTAG边界扫描接口§ 2.1 JTAG 简介调试内核是在目标机的固件中实现的。因此，为了在新硬件进行调试，调试内核需修改处理 器与内存的接口，随着时钟提速，这种接口的设计要求越来越高：特别当调试内核不能运行时， 开发人员就无法对目标机进行调试。处理器设计者把调试内核用芯片电路来实现，它不但能避免上述问题，还能调试处理器的流 水线与Cache的操作。随着嵌入式处理器结构越来越复杂，速度越来越快，片上调试的支持就显 得越来越重要。从而也促使产生了新的标准调试接口：背景调试模式BDM(Background Debug Mode)、JTAG 和 Nexus(IEEE-5001 IS

2、TO),BDM是Motorola公司的专用调试接口，是第一个把调试功能的特殊硬件嵌入至处理器核内。 只需把处理器的几根调试引脚连接到专用连接器与调试工具上就可方便调试。这样的连接器叫做 n-wire或wiggler,主要用来实现调试模块与CPU之间的时序和通讯协议。SINexus是嵌入式系统在汽车电子应用的需求所提出的标准接口，由Motorola> Infineon、HP、 Bosch等公司在1998年联合提出的通用嵌入式处理器调试标准(GEPDIS)。这个团体的最初工作 名称是Nexus协会，目前以5001论坛著称，它已经与IEEE-ISTO形成联盟。故该标准被命名为 ISTO-500

3、1通用嵌入式处理器调试标准，并在2000年得到批准。该标准引入了处理器调试的新概 念，如可扩性、兼容性与私有消息等(Nexus也使用了 JTAG作为最低兼容级别的标准协议九Nexus 可用Verilog或VHDL来编写，该标准正在不断发展之中，可参阅 /nexus5001/standard.html,JTAG协议最初來自于PC板测试，目前嵌入式处理器广泛使用了 JTAG,这是因为在印制电 路板PCB上使用的JTAG同样也能来调试处理器核内的寄存器、内存及I/O等。JTAG(Joint Test Action Group)为联合测试行为组织的缩写。由于

4、集成电路的集成度不断提髙， 芯片的引脚不断增加；此外，为了缩小体积常常采用表面贴装技术。因此，无法用常规的在线仿 真的方式。JTAG为此制定了边界扫描标准，只需5根引脚就可以实现在线仿真的功能。该标准已 被批准为IEEE-1149.1标准。它不但能测试各种集成电路芯片，也能测试芯片内各类宏单元，还能 测试相应的印刷电路板.ARM架构处理器内含嵌入式在线仿真(Embedded ICE)宏单元，为JTAG 调试提供相应的接口。同时，为了能达到实时(RealTime)跟踪调试的功能，ARM架构处理器还内含嵌入式跟踪宏单 元，通过逻辑分析仪来实现实时跟踪调试的功能"ARM架构的Embedde

5、d ICE-RT就是指嵌入式在 线仿真及实时跟踪调试。§2.2 JTAG边界扫描原理1. JTAG调试接口的结构JTAG调试接口的结构如图2-1所不。它由测试访问端口 TAP (Test Access Port)控制器、 旁路(Bypass)寄存器、指令寄存器和数据寄存器，以及与JTAG接口兼容的ARM架构处理器；处 理器的每个引脚都有一个移位寄存单元，称为边界扫描单元BSC (Boundary Scan Cell),它将JTAG 电路与处理器核逻辑电路联系起来，同时，隔离了处理器核逻辑电路与芯片引脚；把所有的边界 扫描单元构成了边界扫描寄存器BSR,该寄存器电路仅在进行JTAG测试

6、时有效，在处理器核正常 工作时无效。VuPintTD1 TCLKTVS TRST TDO«< C1/11V JC3丿/图2CORELOGICREGISTERBYPASS REGISTERINSTRUCTION REGISTER IJTAG边界扫描接口示意图2. JTAG边界扫描原理IEEE-1149 标准 > 即"Standard Test Access Port and Boundary-Scan Architecture11, 定义了 PCB 的产品测试标准，是由JTAG组织完成。该标准定义了一个5脚串行访问和测试芯片引脚的协议。如图2-1所示，芯片内核和引

7、脚之间通过一系列串行扫描路经相连，这些串行扫描路经由寄 存器构成，成为边界扫描寄存器 BSR (Boundary Scan Register),如利C(T, irClH, 1fC2u, nC3M,和利C4”。 在普通系统操作模式(Netest)下，芯片内核和引脚之间保持透明.在external-test模式下，芯片内 核和引脚之间断开，"Pinl”和"Pin2"输出芯片引脚的状态，"PinO”和"Pin2”输入芯片引脚的信号。在 internal-test模式下,芯片内核和引脚之间断开,MPinr和"Pin2”输出芯片内核的状态，”P

8、inO“和“Pin2" 输入芯片内核的信号。在图21中，如果JTAG接口处在external.test模式下,BSR单元CO捕获输入脚pin 0的状态» BSR单元C1向输出脚pinl输岀信号，BSR单元C2不对应任何引脚，但是它使能BSR单元，控制BSR单元C2的方向。BSR单元C3捕获输入瀚岀引脚pin 2的状态，BSR单元C4向输入/输出引脚pin 2输出信号所以，BSR单元总共有三种：输入单兀，如CO和C3。当JTAG接口处于external-test模式下，捕获与之相连的引脚的 状态。输出单元，如CI和C40当JTAG接口处于external-test模式下，驱动

9、与之相连的引脚的状态。使能单元，如：C2.这些单元并不与引脚直接相连，但可以控制输入/输出引脚的方向，或 者禁止/打开输入或输出引脚。门E0,E3和E4由TAP控制器控制（包括使能单元，如C2）,捕获相应的引脚的状态。这些 只有在TAP状态机发生转换，指令寄存器加载进适当的指令（如EXTEST）的时候发生。门10, 13和14由TAP控制器控制（包括使能单元，如C2）,捕获相应的内核的状态。这些 只有在TAP状态机发生转换，指令寄存器加载进适当的指令（如INTEST）的时候发生。门NO, N1和N3只有在系统处在普通系统操作模式（No-test）下才起作用，将内核和芯片引脚 相连，仿佛边界扫描

10、接口并不存在。边界扫描寄存器通过TDI和TDO的JTAG信号一位一位的读/写。实际上边界扫描寄存器 的读/写实同时发生的，新值随TDI信号移进 I日值随TDO信号移进出。§2.3 JTAG引脚信号下表为TAP控制器引脚定义:表27 TAP控制器引脚引脚名TCKTMS类型输入输入定义测试时钟，在TCK时钟的同步作用下，通过TDI和TDO引脚 串行移入/移出数据或指令；同时，也为测试访问端口 TAP控 制器的状态机提供时钟。测试模式选择信号，控制测试接口状态机的操作。13#TDITDO测试数据输入线，其串行输入数据送至边界扫描寄存器或指 输入令寄存器（由TAP控制器的当前状态及已保存在指令寄存器中的指令来控制人输出测试数据输出线，把从边界扫描链采样的数据传播至串行测 试电路中的下一个芯片。nTRST输入测试复位输入信号，测试接口初始化。JTAG可以对同块电路板上多块芯片进行测试。nTRST. TCK和TMS信号并行至各个芯片，而 一块芯片的TDO接至下一芯片的TDK§ 2. 4 TAP控制器测试访问端口 TAP控制器对嵌入在ARM处理器核内部的测试功能电路的访问控制，是一个同 步状态机通过测试模式选择IMS和时钟信号TCK来控制其状态机。通过测试模式选择TMS和时 钟信号TCK来控制其状态转移，实现IEEE1149.1标准