数电机逻课件13教案7时序逻辑电路

1、数字电路与系统设计基础数字电路与系统设计基础 吴健雄学院吴健雄学院13级级（第七次课）2014.11第二章第二章 波形图、仿真与险象波形图、仿真与险象1&AB&1 1F=AB+ACCABCF未考虑未考虑门电路门电路的延时的延时 BC A 00 01 11 10 0 1 1 1 1 11&AB&1 1F=AB+ACCABCFAABACFA AB AC 险象复习触发器的概念复习触发器的概念l任何门电路都有延迟，因为延迟的时间极短，任何门电路都有延迟，因为延迟的时间极短，在一般情况下认为没有存储能力。在一般情况下认为没有存储能力。l如要求电路具有存储器能力，则必须在门

2、电路如要求电路具有存储器能力，则必须在门电路上加反馈，使输入信号撤走后，反馈的信号可上加反馈，使输入信号撤走后，反馈的信号可接替输入信号维持输出不变，成为基本存储单接替输入信号维持输出不变，成为基本存储单元。此反馈必须是正反馈元。此反馈必须是正反馈(即门电路必须是恒即门电路必须是恒等器），输入信号作用时间也须维持等器），输入信号作用时间也须维持Tpd以上以上（Tpd是恒等器的延迟时间是恒等器的延迟时间)。 1Vi VoViVo 1a 1b 1a 1b基本存储单元基本存储单元QQl基本存储单元是一个正反馈环路，有存储能力，基本存储单元是一个正反馈环路，有存储能力，但改变所存储的信息（触发）不方便

3、。但改变所存储的信息（触发）不方便。l为此在保证环路的条件下另加一个触发端，显为此在保证环路的条件下另加一个触发端，显然该触发信号与反馈信号应是然该触发信号与反馈信号应是“或或”的关系，的关系，故将环路中的非门改为或非门，加一输入端故将环路中的非门改为或非门，加一输入端S。如用如用1信号触发，应用正或非门。它对信号触发，应用正或非门。它对1信号敏信号敏感，可使该电路（触发器）置感，可使该电路（触发器）置1。l如欲使触发器置如欲使触发器置0，则需将另一非门也改成或，则需将另一非门也改成或非门，加另一输入端非门，加另一输入端RSR基本触发器。基本触发器。l如欲用如欲用0信号触发，则需将两个或非门改

4、为对信号触发，则需将两个或非门改为对0信号敏感的负或非门即与非门，成为信号敏感的负或非门即与非门，成为SR触发触发器器11 11 SRQQSRSRQQ & & & & SRQQSRSRQQ11 a & & bSQQ 1a 1bQ1100 1 1 0 0 0 0 0 0 0101000110100101SRQQl基本触发器的特点基本触发器的特点触发信号一有变化，状态立刻跟着触发信号一有变化，状态立刻跟着变化变化用于需要获取某信号变化时刻的场合，可做开关用于需要获取某信号变化时刻的场合，可做开关消抖电路。缺点：状态不能受控于某个要求的时刻变化。消抖电

5、路。缺点：状态不能受控于某个要求的时刻变化。l要控制触发器在某特定的时刻更新状态要控制触发器在某特定的时刻更新状态加门控电路加门控电路锁存器锁存器特点：在特点：在C=1时，触发器透明，如基本触发时，触发器透明，如基本触发器一般，状态跟随输入信号的变化而变化，在器一般，状态跟随输入信号的变化而变化，在C=0时，触时，触发器不能改变状态，将发器不能改变状态，将C=0前一刹那触发器的状态锁存。前一刹那触发器的状态锁存。11 11 SCRQQ & & & & 1SC11RSCPRQQl解决解决SR会出现同态的问题，加非门会出现同态的问题，加非门D锁存器。存储容锁存器。存

6、储容易，使用广泛。易，使用广泛。 11 11 SRQQ & & & & 1DC1DCPQQ1DCPCPDQlD锁存器的缺点锁存器的缺点C=1期间透明，每个时钟周期间透明，每个时钟周期状态可能会出现多次变化（干扰期状态可能会出现多次变化（干扰空翻）空翻）（功能（功能竞态现象）竞态现象）l解决办法解决办法1.选通选通只让只让C=1结束时的状态结束时的状态出现在输出端。出现在输出端。加一道门。加一道门。11 11 SCR & & & & QQSCR11 11 & & & & l第第2级门应在级门应在C=1

7、结束时开启，所以用结束时开启，所以用C=0来控制，来控制，可以用可以用 CP通过非门实现，两个触发器组成一个通过非门实现，两个触发器组成一个触发器，前者称主触发器，后者称从触发器，合触发器，前者称主触发器，后者称从触发器，合称主从触发器。称主从触发器。主触发器在主触发器在C=1期间透明，期间透明，每个时钟周期状态可能会出现多次变化，但从触每个时钟周期状态可能会出现多次变化，但从触发器只在发器只在CP的下降沿变化一次。的下降沿变化一次。QQ11SC11RSCPRQQl主从触发器解决了空翻的问题（每个时钟周期只翻一次，主从触发器解决了空翻的问题（每个时钟周期只翻一次，无竞态），缺点主触发器在无竞态

8、），缺点主触发器在CP=1期间仍然开门，能接受期间仍然开门，能接受输入信号，易受干扰。解决竞态的第二个途径，输入信号，易受干扰。解决竞态的第二个途径，缩短缩短开门时间。方法开门时间。方法利用逻辑险象原理利用逻辑险象原理 11 11 SRQQ & & & & 1DC1DCPQQ1DCPl两个与门只在两个与门只在CP 的上升沿一刹那间开启，只有那时的的上升沿一刹那间开启，只有那时的D信号可以影响触发器的状态。信号可以影响触发器的状态。 1D C1DCPQQ1CPDQ11 11 SRQQSRSRQQ触发输入触发输入S S、R R任何时候都能影响触任何时候都能影响触发器

9、的状态发器的状态（时间）（时间）全通全通基本触基本触发器发器1100 1 1 0 0 0 0 0 0 0101000110100101SRQQ锁存锁存器器 11 11 SRQQ & & & & 1DC1DCPQQ1DCP只在只在cp=1cp=1期间可以改变触发器的状期间可以改变触发器的状态态（时间）（时间）段通段通CPDQ 11 11 SRQQ & & & & 1DC1DCPQQ1DCP1 1D C1DCPQQ边沿边沿触发触发器器只能在只能在CPCP的上升沿或下降沿改变触的上升沿或下降沿改变触发器的状态发器的状态（时间）（时间）点

10、通点通CPDQl解决办法解决办法1.选通选通只让只让C=1结束时的结束时的状态出现在输出端。状态出现在输出端。加一道门。加一道门。11 11 SCR & & & & QQSCR11 11 & & & & QQ11SC11RSCPRQQ主从触发器主从触发器在在CP=1CP=1期间可改变主触发器的状态，期间可改变主触发器的状态，但只在但只在CPCP下降沿改变（从）触发器状下降沿改变（从）触发器状态态段通与点通结合段通与点通结合触发器的功能触发器的功能l前面所讲是触发器的触发方式，在逻辑符号上体现，前面所讲是触发器的触发方式，在逻辑符号

11、上体现，关系到触发器输出与激励信号之间的时间关系，目的关系到触发器输出与激励信号之间的时间关系，目的是解决触发时间的控制与竞态问题是解决触发时间的控制与竞态问题l触发器的功能是指触发器的输出与激励信号之间的逻触发器的功能是指触发器的输出与激励信号之间的逻辑关系，目的是解决基本触发器的功能缺陷（有同态辑关系，目的是解决基本触发器的功能缺陷（有同态问题）问题）l已学过的有置已学过的有置0置置1（SR）触发器、数据（延迟）触）触发器、数据（延迟）触发器（发器（D触发器），还有可控翻转触发器），还有可控翻转(TE)触发器、翻转触发器、翻转（T)触发器和多功能（触发器和多功能（JK）触发器，用功能表加以

12、）触发器，用功能表加以区别。区别。Sn Rn Qn+10 0 Qn0 1 01 0 11 1 QQ同态Dn Qn+10 01 1D=S=RJn Kn Qn+10 0 Qn0 1 01 0 11 1 Qn 触发方式触发方式功能功能 基本基本 电平电平 主从主从 维阻维阻 边沿边沿 储存储存 S R JK D TE Tl画出下面触发器的输出波形画出下面触发器的输出波形S1D C1RQSRDCPQSRDCPQ先按基本触发器的方法对S 、R作图置置1 1置置0 0再在保持区域内按再在保持区域内按D D触发触发器的方法画波形器的方法画波形保保持持保保持持保持保持保持保持S R CP D Q Q1 1 x

13、 x 0 01 0 x x 1 00 1 x x 0 10 0 0 0 1 0 0 1 1 0优先优先级高级高优先优先级低级低注意点注意点l对对S S、R R功能要清楚，功能要清楚，l对时钟触发特性要清楚对时钟触发特性要清楚, ,状态随状态随D D信号变化信号变化 l 每个时钟周期一个状态每个时钟周期一个状态l时钟的触发边沿（看逻辑符号）要正确；时钟的触发边沿（看逻辑符号）要正确；l在在S S、R R 作用以后，时钟作用沿到来之前的状态是保作用以后，时钟作用沿到来之前的状态是保持（最容易错误），持（最容易错误），l在在S=R=0S=R=0（保持）期间，没有时钟信号的有效边（保持）期间，没有时钟

14、信号的有效边沿作用，状态就不改变沿作用，状态就不改变, ,如依照如依照D D的变化而变化，的变化而变化，是原则性错误。是原则性错误。l输出波形必须有时间参照，不可只画最后的波形。输出波形必须有时间参照，不可只画最后的波形。SRDCPQ置置1 1置置0 0保保持持保保持持保持保持保持保持重要的概念重要的概念tset thold DCP Q有效时间有效时间l时序逻辑电路与组合电路的区别时序逻辑电路与组合电路的区别 电路结构电路结构 图图3.18.3.18. 行为特征行为特征 方程描述方程描述 P.183,题3.13l哪些是组合电路哪些是组合电路l哪些是存储器哪些是存储器l什么是外输出什么是外输出?

15、 ?内输出内输出? ?l外输入外输入? ?内输入内输入? ?l输出方程输出方程? ?l激励方程激励方程? ?l状态方程状态方程? ?l时钟方程？时钟方程？输出方程：输出方程： Z = A Q = A Q + A Q激励方程：激励方程： J = A Q = A Q + A Q K = J状态方程：状态方程： Qn+1 = J Qn + K Qn = J Qn + J Qn = J = A Qn + A Qn l时序逻辑电路的描述方法有哪些时序逻辑电路的描述方法有哪些? ?其核心是什么其核心是什么? ? 真值表真值表 卡诺图卡诺图 状态图状态图 语言描述语言描述 更抽象描述更抽象描述 组合组合 输

16、出输出 = f （输入）（输入） 电路电路时序时序 外输出外输出=f（外输入，内输入）（外输入，内输入）电路电路 内输出内输出=g（外输入，内输入）（外输入，内输入） 内输入内输入=h（内输出，原状态）（内输出，原状态） 1. 增加了状态的概念增加了状态的概念(存储存储)2. 增加了流程的概念增加了流程的概念(时序时序)外输出外输出=f（外输入，（外输入，状态状态）激励激励 =g（外输入，（外输入，状态状态）状态状态 = h（激励，（激励，原状态原状态）状态状态=h（外输入，原状态）（外输入，原状态）同左同左同左同左同左同左 无无状态表状态表状态图状态图并发语句并发语句过程语句过程语句 算法流

17、程图算法流程图ASM图图l怎样理解状态？怎样理解状态？l状态就是在一组输入信号作用状态就是在一组输入信号作用后后（不是作（不是作用时）用时），新新输入信号未作用时，电路的自输入信号未作用时，电路的自身的行为表现身的行为表现l状态就是电路所记忆住的东西状态就是电路所记忆住的东西l状态表现为由各触发器状态按一定顺序排状态表现为由各触发器状态按一定顺序排列成的一组代码列成的一组代码l组合电路无所谓状态组合电路无所谓状态l时序逻辑电路的分析方法时序逻辑电路的分析方法l 图图3.24逻逻辑辑图图逻逻辑辑方方程程（状态转换卡诺图）（状态转换卡诺图） 状态转换真值表状态转换真值表（状态图）（状态图）状态表状

18、态表（高层算法流程（高层算法流程图）图）（VHDL代码）代码） 逻辑功能逻辑功能自启动能力检查自启动能力检查 分析分析P.183,P.183,题题3.133.13 QnA 0 10 1 1 1 Qn+1 QnA 0 10 11 1 Zn QnA 0 10 1 Qn+1 ，Zn1， 0，0， 1， 0 1 1 0输出方程：输出方程： Z = A Q = A Q + A Q激励方程：激励方程： J = A Q = A Q + A Q K = J状态方程：状态方程： Qn+1 = J Qn + K Qn = J Qn + J Qn = J = A Qn + A Qn 1/0 1/01/1 QnA 0

19、 10 1 Qn+1，Zn1， 0，0， 1， 0 1 1 0现态现态 PS次态次态 NS转换条件转换条件 / 输出输出 0/01/100/1 1/01坐标是当前状态坐标是当前状态Qn与当与当前输入前输入Xn，内容是下一状态（内容是下一状态（ Qn+1 ）与当前输出与当前输出ZnX / ZCPAQZl同步时序电路中，通常是每个时钟周期一个状态，由电路的当前输入和当前的状态确定下一个周期的状态。l输出指的是电路的当前输出，而不是下一个周期的输出 n-1 n n+1 n+2 Qn-1 Qn Qn+1 Qn+2 QnXn Qn+！Zn另一种分析方法另一种分析方法l不用状态真值卡诺图而用状态转换真值表

20、不用状态真值卡诺图而用状态转换真值表 输入输入 输出输出外输入外输入 内输入（现态）内输入（现态） 外输出外输出 内输出（次态）内输出（次态） 输入输入 输出输出 A Qn Z A Qn Z Qn+1Qn+1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1输出方程：输出方程： Z = A Q = A Q + A Q激励方程：激励方程： J = A Q = A Q + A Q K = J状态方程：状态方程： Qn+1 = J Qn + K Qn = J Qn + J Qn = J = A Qn + A Qn 01101001l不用状态图而用状态表不用状态图而用状态表 PS PS

21、NSNS，Z Z X=0 X=1X=0 X=1 0 1 1，0 0，1 0，1 1，0寄存器与锁存器的异同寄存器与锁存器的异同l基本元件基本元件l时钟信号时钟信号l激励信号激励信号l时钟作用期是否透明时钟作用期是否透明l用途用途l其分析过程同前其分析过程同前计数器计数器l行为特征行为特征 l 状态环状态环l主要参数主要参数l 模模l 码制码制l 运行方式运行方式l 同步与否同步与否集成计数器集成计数器74161（图（图3.30）l基本行为特征基本行为特征一，复习题l计数器的功能与特点是什么？计数器的功能与特点是什么？l为什么说计数器是一个状态环？为什么说计数器是一个状态环？l计数器的计数器的4

22、 4个定语是什么？怎样理个定语是什么？怎样理解？解？l写出同步模写出同步模5 5递减计数器的状态图递减计数器的状态图100011010001000/0/0/0/0/1改为可逆计数器1000110100010000/01/01/01/01/10/00/00/01/00/1100011010001000/0/0/0/0/1l读读74LS19374LS193的功能表的功能表CP+ CP- CR LD A B C D QA QB QC QD 1 0 0 0 0 0 0 a b c d a b c d 1 0 1 加法计数加法计数 1 0 1 减法计数减法计数 1 1 0 1 保持保持l读逻辑符号读逻辑

23、符号,写出其状态图写出其状态图 CTRGIV10EN1M2DOWNM3UP 2CT=01, 2- -/3+ 3CT=9G4G55D + - - ENMCPLDD0D1D2D3Qcc/QCBQ0Q1Q2Q3 LD A数据数据 B输入输入 C D时钟时钟 CP加加/ /减减M S QA QB QC QDQcc/QcB QcB 7 8 9 0 1 2 2 2 1 0 9 8 7置数置数 加计数加计数 保持保持 减计数减计数 l读读VHDLVHDL语言语言lCO =1 WHEN count = 15 AND CI = 1l ELSE CO = 0;lIF N_CR = 0 l THEN count =

24、 0000;lELSIF edge rising (c) THENl IF N_LD = 0 THEN count = D;l ELSIF ( EN = 1 AND CI = 1 )l THEN count = count + 1;l ELSIF count = count;l END IF;lEND IF;l集成计数器同步级联的要点是什集成计数器同步级联的要点是什么么? ? Q1 Q2 Q3 Q4 COEN LD 74160CI CR D1 D2 D3 D4 Q1 Q2 Q3 Q4 COEN LD 74160CI CR D1 D2 D3 D4 Q1 Q2 Q3 Q4 COEN LD 7416

25、0CI CR D1 D2 D3 D4 Q1 Q2 Q3 Q4 COEN LD 74160CI CR D1 D2 D3 D41.1. 各控制端各控制端( (包括时钟包括时钟) )并联并联2.2. 低位片的进位输出低位片的进位输出COCO与高位片的进位输入与高位片的进位输入相连相连3.3. 低位片的进位输入加高电平低位片的进位输入加高电平ENCRLDCP“1” 按下图连接的电路在测试时发现其状态变化规律按下图连接的电路在测试时发现其状态变化规律为为: : 00 000101020203030404050506060707080819191010111112121313141415151616171

26、7181829292020请分析其原因，并给以纠正。请分析其原因，并给以纠正。 Q1 Q2 Q3 Q4 COEN LD 74160CI CR D1 D2 D3 D4 Q1 Q2 Q3 Q4 COEN LD 74160CI CR D1 D2 D3 D4VccCPVccVccCP个位个位进位进位十位十位 8 9 0 1 2 0 1l画出用画出用74LS16074LS160设计的模设计的模5 5计数器计数器的逻辑图。的逻辑图。l1.1.用反馈清用反馈清 0 0 法法l2.2.用反馈置数法用反馈置数法Q3 Q2 Q1 Q00000000100100011010001010110011110001001

27、反馈置数 Q1 Q2 Q3 Q4 COEN LD 74160CI CR D1 D2 D3 D41VccVcc反馈清除Q3 Q2 Q1 Q00000000100100011010001010110011110001001 Q1 Q2 Q3 Q4 COEN LD 74160CI CR D1 D2 D3 D4&VccVcc100011010001000/0/0/0/0/1改为可逆计数器1000110100010000/01/01/01/01/10/00/00/01/00/1100011010001000/0/0/0/0/1l读读74LS19374LS193的功能表的功能表CP+ CP- CR

28、 LD A B C D QA QB QC QD 1 0 0 0 0 0 0 a b c d a b c d 1 0 1 加法计数加法计数 1 0 1 减法计数减法计数 1 1 0 1 保持保持l读逻辑符号读逻辑符号,写出其状态图写出其状态图 CTRGIV10EN1M2DOWNM3UP 2CT=01, 2- -/3+ 3CT=9G4G55D + - - ENMCPLDD0D1D2D3Qcc/QCBQ0Q1Q2Q3 LD A数据数据 B输入输入 C D时钟时钟 CP加加/ /减减M S QA QB QC QDQcc/QcB QcB 7 8 9 0 1 2 2 2 1 0 9 8 7置数置数 加计数

29、加计数 保持保持 减计数减计数 l读读VHDLVHDL语言语言lCO =1 WHEN count = 15 AND CI = 1l ELSE CO = 0;lIF N_CR = 0 l THEN count = 0000;lELSIF edge rising (c) THENl IF N_LD = 0 THEN count = D;l ELSIF ( EN = 1 AND CI = 1 )l THEN count = count + 1;l ELSIF count = count;l END IF;lEND IF;l集成计数器同步级联的要点是什集成计数器同步级联的要点是什么么? ? Q1 Q2

30、 Q3 Q4 COEN LD 74160CI CR D1 D2 D3 D4 Q1 Q2 Q3 Q4 COEN LD 74160CI CR D1 D2 D3 D4 Q1 Q2 Q3 Q4 COEN LD 74160CI CR D1 D2 D3 D4 Q1 Q2 Q3 Q4 COEN LD 74160CI CR D1 D2 D3 D41.1. 各控制端各控制端( (包括时钟包括时钟) )并联并联2.2. 低位片的进位输出低位片的进位输出COCO与高位片的进位输入与高位片的进位输入相连相连3.3. 低位片的进位输入加高电平低位片的进位输入加高电平ENCRLDCP“1” 按下图连接的电路在测试时发现其

31、状态变化规律按下图连接的电路在测试时发现其状态变化规律为为: : 00 0001010202030304040505060607070808191910101111121213131414151516161717181829292020请分析其原因，并给以纠正。请分析其原因，并给以纠正。 Q1 Q2 Q3 Q4 COEN LD 74160CI CR D1 D2 D3 D4 Q1 Q2 Q3 Q4 COEN LD 74160CI CR D1 D2 D3 D4VccCPVccVccCP个位个位进位进位十位十位 8 9 0 1 2 0 1l画出用画出用74LS16074LS160设计的模设计的模5

32、5计数器计数器的逻辑图。的逻辑图。l1.1.用反馈清用反馈清 0 0 法法l2.2.用反馈置数法用反馈置数法Q3 Q2 Q1 Q00000000100100011010001010110011110001001反馈置数 Q1 Q2 Q3 Q4 COEN LD 74160CI CR D1 D2 D3 D41VccVcc反馈清除Q3 Q2 Q1 Q00000000100100011010001010110011110001001 Q1 Q2 Q3 Q4 COEN LD 74160CI CR D1 D2 D3 D4&VccVcc移位寄存器移位寄存器l主要行为特征主要行为特征l 触发器串触发器

33、串l参数参数l 位数位数l 移位方式移位方式l 同步与否同步与否l l移位寄存器的特征是什么？移位寄存器的特征是什么？寄存器寄存器 串串l阅读阅读MSIMSI器件功能表要注意什么问器件功能表要注意什么问题？题？l控制端控制端l 功能功能l 有效电平有效电平l 与时钟同步否？与时钟同步否？l 优先关系优先关系l读功能表的方法读功能表的方法l 先从最特殊的行读起先从最特殊的行读起CR M1 M0 CP DSR DSL D1 D2 D3 D4 Q1n+1 Q2n+1 Q3n+1 Q4n+1 0 0 0 0 0 0 0 0 0 1 1 0 0 Q1n Q2n Q3n Q4n 1 0 0 Q1n Q2n Q3n Q4n 1 0 1 0 0 0 0 Q1n Q2n Q3n 1 0 1 1 1 1 1 Q1n Q2n Q3n 1 1 0 0 0 Q2n Q3n Q4n 0 1 1 0 1 1 Q2n Q3n Q4n 1 1 1 1 a b c d a b c da b c d a b c d 清零清零保持保持保持保持右移右移左移左移置数置数 SRG401 C4 1/2R1,4D3,4D3,4D3,4D3,4D2,4DM0M1CPCRDSRD1D2D3D4DSLQ1Q2Q3Q4M03l移位寄存器的语言描述移位寄存器的语言描述I F rising_edge (CP) THENnext