QUARTUS II 快速入门-文档资料

1、12022-3-62n通过教学使学生了解QUARTUSII的特点，掌握在QUARTUSII软件平台上进行文本输入及仿真的基本方法，掌握设计项目的编译、模拟与仿真等常规操作技术。2022-3-632022-3-64是美国Altera公司提供的可用于可编程片上系统(SOPC)开发的综合开发环境,是进行SOPC设计的基础.集成环境包括以下内容:系统级设计,嵌入式软件开发,可编程逻辑器件(PLD)设计,综合,布局和布线,验证和仿真.n其应用方法与设计流程对于其他流行的EDA工具的使用具有一定的典型性和一般性。2022-3-65n两种授权方式n NODE-LOCKED(FIXEDPC)LICENSEn

2、NETWORK LICENSE用户可在 http:/ 选择： 教育与活动 大学计划 设计软件 学生专栏 选择：下载 Quartus 网络版软件 进入下载中心 选择： Download Free Software 出现申请表 填写申请表并注册登记 请务必记住你的用户名（User Name）和口令（Password）。 点击 Submit Request（递交申请）将得到Quartus网络版 2022-3-67申请授权许可证（ license ）u在在Windos界面下，使用命令界面下，使用命令 开始开始 | 运行运行 | cmd ，出现出现DOS命令提示符命令提示符， u在在DOS命令提示符下键

3、入命令：命令提示符下键入命令： ipconfig /all u在屏幕显示的结果中，在在屏幕显示的结果中，在 physical address 后面有一串后面有一串12位的位的16进制数，这就是本计算机的进制数，这就是本计算机的NIC（每（每2个数字之个数字之间有连字符隔开）。间有连字符隔开）。 例如：例如：00-0F-7D-86-3E-25。 - - 准备工作：查找当前计算机的准备工作：查找当前计算机的NIC - - - -（Network Interface Card ）2022-3-68申请授权许可证（ license ）n访问访问ALTERA网站，申请网站，申请 license。n AL

4、TERA 通过通过 EMAIL 发送授权文件发送授权文件 license.dat 给你。给你。n用查看得到的结果替换用查看得到的结果替换LICENSE文件中的文件中的HOSTID2022-3-69nTools license Setup2022-3-610 双击双击Quartus II图标图标2022-3-611Quartus II主界面 2022-3-612File菜单的一个实例 2022-3-613Quartus II主界面的一个实例 2022-3-614用户定制主界面 选择命令选择命令Tools Customize 在对话框中操作：在对话框中操作： 2022-3-615Quartus I

5、I设计流程q编写VHDL程序（使用Text Editor）q编译VHDL程序（使用Compiler）q仿真验证VHDL程序（使用Waveform Editor,Simulator）q进行芯片的时序分析（使用Timing Analyzer）q安排芯片管脚位置（使用Floorplan Editor）q下载程序至芯片（使用Programmer）2022-3-6162022-3-617开始一个新项目Project: 项目项目，工程，设计，工程，设计 Quartus2只对项目只对项目进行编译，模拟，编程进行编译，模拟，编程. 而而不对单独的文件不对单独的文件，除非把该文件设置为，除非把该文件设置为项目项

6、目2022-3-618n任何一项设计都是一个项目（Project）,都必须为此项目建立一个放置与此项目相关文件的文件夹，如果各个设计都不加整理地放在默认的目录下，势必造成文件管理的混乱。此文件夹中不仅包括设计输入的源文件（.vhd），还包括编译过程中产生的一系列文件。此文件夹被默认为工作库（Work library）2022-3-619注意事项q对于一个设计，创建一个单独的目录，该目录的路径从根目录开始都必须是英文名称，任何一级目录都不能出现中文字样，且不能包含空格，否则在读文件时会发生错误； q将设计的源文件（.vhd）放在对应的目录底下，编译等过程中产生的文件也就自动放在该目录下了。202

7、2-3-620指定新项目的工作目录及名称 选择命令选择命令File | New Project Wizard 在对话框中操作：在对话框中操作： （1）指定工作目录）指定工作目录 （4）点击）点击 Next （3）本项目顶层）本项目顶层 Entity 名称名称 建议顶层文件名与顶层建议顶层文件名与顶层 Entity 同名；同名； 建议顶层文件名与项目名称相同。建议顶层文件名与项目名称相同。 （2） 指定项目名称） 指定项目名称 2022-3-621将本项目所需文件包含进来的窗口 2022-3-622为本项目指定目标器件 （1）选选择择器器件件系系列列 （2）选选择择Auto 或或具具体体器器件件

8、 （3）点点击击Next 2022-3-623指定所需的第三方EDA工具 点击 Finish 或 Next 2022-3-624 设计的VHDL描述2022-3-625进入文本编辑器 在Quartus的主界面中选择菜单项 File New Open 文本编辑器窗口出现 鼠标左键点击 OK 选择适当的目录 选择一个后缀为.vhd 的文件 选择 VHDL File 选择 New 或 Open 2022-3-626文本编辑器窗口n文件名后缀：qVHDL： .vhd；qVerilog： .v；qAHDL: .tdf。 2022-3-627在文本编辑器中利用VHDL模板n选择Edit | Insert

9、Template| VHDL（或点击鼠标右键 ） （1）选选择择 VHDL （2）选选择择所所需需的的 VHDL 模模板板 2022-3-628插入Entity模板后的文本编辑器窗口 将带双下划线的虚拟标识符替换为用户自己的标识符将带双下划线的虚拟标识符替换为用户自己的标识符2022-3-629 4 位加法器的VHDL代码 LIBRARY ieee; - 第1行 USE ieee.std_logic_1164.ALL; - 第2行 USE ieee.std_logic_unsigned.ALL; - operator + is overwrited in the package ENTITY

10、Adder4 IS GENERIC ( width : integer := 4 ); - 定义一个类属参数width，其默认值为4 PORT ( a, b: IN std_logic_vector ( width - 1 DOWNTO 0 ); cin: IN std_logic; cout: OUT std_logic; Sum: OUT std_logic_vector ( width - 1 DOWNTO 0 ) ); END Adder4; 2022-3-630 4 位加法器的VHDL代码（续） ARCHITECTURE behav OF Adder4 IS SIGNAL temp:

11、 std_logic_vector ( width DOWNTO 0 ); BEGIN temp = ( 0 & a ) + b + cin; cout = temp (width); sum = temp ( width - 1 DOWNTO 0 ); - 第 20 行 END behav; - 第 21 行 31综合和编译 2022-3-632编译前的准备工作Quartus II 只对项目进行编译 n方法1：先借助于New Project Wizard创建一个新项目，再创建设计输入文件（已介绍）。n方法2：先建立设计输入文件，再将其设置为顶层文件，进一步确定其为项目。选择命令Pro

12、jectSet as Top-Level Entity， （1）选选择择 Create Project （2）点点击击 OK 2022-3-633进入编译器 n选择命令ProcessingCompiler Tool ，打开编译器窗口：n编译器包含5个主模块，可以连续运行5个模块，也可以单独运行某模块。2022-3-634编译器的 5 个主模块n分析和综合（Analysis & Synthesis）模块：把原始描述转化为逻辑电路，映射到所选定的可编程器件。n装配（Fitter）模块：将前一步确定的逻辑元件在目标芯片上布局、布线； n组装（Assembler）模块：形成编程文件；n时序分析

13、（Timing Analyzer）模块; n产生EDA工具网表（EDA Netlist Writer）模块：目的是与其他EDA工具相衔接。 2022-3-635编译结果的报告n本例为加法器的编译结果：2022-3-636容易出现的错误n错将设计文件存入了根目录，并将其设定成工程，找不到工作库时，报错为： Error：Cant open VHDL “WORK”n文件后缀名不是.vhd，在设定工程后编译时，报错为： Error：Line1，File e:half_adderhalf_adder.tdf:TDF syntax errorn 设计文件名与实体名不符时，如写成adder.vhd，编译时，

14、报错为： Error:Line1,VHDL Design File “adder.vhd“ must contain 2022-3-637发现并纠正VHDL代码中的错误n故意制造一个错误：例如将第20行末尾处的分号删除 重新编译； n编译器将产生出错报告 ；n点击确定。点击确定点击确定2022-3-638发现并纠正VHDL代码中的错误（续）n在消息窗口中找到第1条出错信息：它告诉我们与第21行的文字“end”相邻的地方缺少1个分号。n鼠标双击该消息，文本编辑器中的出错位置被高亮度显示； n纠正该错误 重新编译 通过；n本例说明出错消息的不准确性，应首先纠正第1个错误。 第 1 条出错信息 20

15、22-3-639n n编译的成功为项目创建一个编程文件，能够保证了设计输入的基本正确性，不能保证该项目的逻辑关系的正确性，也不能保证时序的正确性。 设计输入和编译成功 设 计 成 功40模拟验证 2022-3-641模拟前的准备工作 n准备好网表（netlist）文件 ：q 如果准备进行功能模拟，在Analysis & Synthesis之后，使用命令 ProcessingGenerate Functional Simulation Netlist；q如果准备进行时序模拟：则使用完整的编译命令n准备好测试向量文件 ：q用波形编辑器（Vector / Waveform Editor）画出

16、输入信号的激励波形（即测试向量）；q以波形文件形式保存（后缀为.vwf）。 2022-3-642打开波形编辑器绘制测试向量波形n选择命令 FileNew 执行以下操作 打开波形编辑器窗口： （1）选择 Other Files （2）选择 Vector Waveform File （3）点击 OK 2022-3-643波形编辑器窗口 工具条工具条 结点名字区结点名字区 波形区波形区 2022-3-644指定模拟终止时间n选择命令 EditEnd Time 在对话框中操作 （本例为300 ns） 2022-3-645引入欲观察的结点（信号）名n选择命令Edit Insert Node or Bus

17、；或直接键入结点名；或点击Node Finder出现结点查找器窗口搜索结点名 点击 Node Finder 2022-3-646在结点查找器窗口中查找结点 （1）选选择择 Pins: all （2）点点击击 List （3）从从左左边边方方框框选选择择结结点点，移移至至右右边边方方框框 （4）点点击击 OK 从从右右向向左左移移 从从左左向向右右移移 2022-3-647结点名引入波形编辑器后的操作n 编辑输入激励信号波形： （1）拖动鼠标，选择一个时间段）拖动鼠标，选择一个时间段 （2）在工具条中选择一个值，给信号赋值）在工具条中选择一个值，给信号赋值 2022-3-648输入激励信号波形编

18、辑完毕后的结果n 形成完整的测试向量（本实例为半加器的输入激励波形）：2022-3-649执行模拟（本例为功能模拟）n使用命令ProcessingSimulator Tool ，出现模拟器窗口： （4） 点点击击 Start， 启启动动模模拟拟器器 点点击击 Open，观观察察 测测试试向向量量波波形形 （5） 点点击击 Report， 观观察察模模拟拟结结果果波波形形 （3）指指定定测测试试向向量量文文件件 （2）产产生生功功能能模模拟拟网网表表 （1）选选择择 Functional 2022-3-650模拟结果示例（功能模拟）n本实例为半加器功能模拟结果： 2022-3-651执行模拟（本

19、例为时序模拟） （1）选选择择 Timming （2）指指定定测测试试向向量量文文件件 （3）点点击击 Start （4）模模拟拟完完毕毕之之后后，点点击击 Report 观观察察模模拟拟结结果果 2022-3-652模拟结果示例（时序模拟）n本实例为半加器时序模拟结果： 时时延延 时时延延 53可编程器件的物理实现（1） 确定电路的输入确定电路的输入/输出输出端口和引脚的对应关系端口和引脚的对应关系；（2）将设计结果下载到可编程器件中，使之变成所希望）将设计结果下载到可编程器件中，使之变成所希望 的集成电路，这个过程称为的集成电路，这个过程称为编程编程（ Programming ）。）。20

20、22-3-654引脚分配n如果设计者未明确地指定端口和引脚的对应关系，则是把引脚分配的权力交给了编译器；n如果设计者部分地指定了引脚分配关系，则未指定的引脚分配由编译器自动处理；n如果设计者完全规定了引脚的分配关系，则编译器将严格遵照设计者的指定形成编程文件。 2022-3-655引脚分配实例n实例为前面介绍过的半加器，并且q编译之前指定目标器件为EPM7032SLC44-5；q编译之前未指定引脚分配；q编译时由编译器自动指定引脚分配，其结果记录在文件half_adder.qsf中；n为了观察编译器自动指定引脚分配情况：q使用命令AssignmentsPin Planner 打开引脚规划器（P

21、in Planner） 2022-3-656引脚分配实例（引脚规划器示例） 成组 引脚 列表 器 件 外观图 全部 引脚 列表 2022-3-657引脚分配实例（观察引脚分配结果）n 观察引脚分配结果的方法：鼠标移至已被分配的引脚（涂有深色） 将显示对应端口名称。n 观察结果：qx被分配到引脚24； qy被分配到引脚21；q half_sum被分配到引脚4； q half_cout被分配到引脚5。 鼠标2022-3-658手工指定引脚分配n部分改变上述引脚分配的实例： q输入端口 x 分配给引脚8；q输入端口 y 分配给引脚9q其余引脚留给Quartus自动分配。n在Pin Planner的引脚列表中操作： 在对应于Location 的位置双击鼠标左键，将出现尚未分配的引脚名。 对于本例，我们为端口X选择PIN_8，为端口Y选择PIN_9。 2022-3-659观察手工指定引脚分配的结果n使用命令 View | Show Fitter Placement（或者需要2次使用此命令） 设计者指定 的引脚分配 2022-3-660使手工指定引脚分配有效n重新编译才能使手工指定引脚分配有效；n观察重新编译后的引脚分配 v引脚引脚2424变白色；变白色；v引脚引脚2121变白色；变白色；v引脚