地大机电EDA实验报告

1、基础实验实验一组合逻辑设计一、实验目的：1. 通过一个简单的3-8译码器的设计，让学生掌握组合逻辑电路的设计方 法。2. 掌握组合逻辑电路的静态测试方法。3. 初步了解MAXPLUSI原理图输入设计的全过程。二、实验的硬件要求：1、主芯片：EP1K10TC1032、时钟源3、八位七段数码显示管4、四位拨码开关。5、输入：DIP拨码开关3位。6、输出：LED灯。三、实验器材：1. 超想-3000TB综合实验仪1台2. HK5仃B仿真板 1块四、实验内容：1、用拨码开关产生8421BCDS，用CPLE产生字形编码电路和扫描驱动电路， 然后进行仿真，观察波形，正确后进行设计实现，适配化分。调节时钟频

2、率，感 受“扫描”的过程，并观察字符亮度和显示刷新的效果。2、编一个简单的从0F轮换显示十六进制的电路。五、实验原理：三八译码器三输入，八输出。当输入信号按二进制方式的表示为N时，输出端从零标记到八。因为三个输入端能产生的组合状态有八种， 所以输出端在每种组合中仅有一位有效的情况下，能表示所有的输入组合。3-8译码器真值表输入输出A2 A1 A0Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y00 0 00 0 0 0 0 0 0 10 0 10 0 0 0 0 0 1 00 1 00 0 0 0 0 1 0 00 1 10 0 0 0 1 0 0 01 0 00 0 0 1 0 0 0 01 0

3、 10 0 1 0 0 0 0 01 1 00 1 0 0 0 0 0 01 1 11 0 0 0 0 0 0 0四位拨码开关提供8421BCD码，经译码电路后成为7段数码管的字形显示驱 动信号。（AG）扫描电路通过可调时钟输出片选地址 SEL2.0。由SEL2.0 和A.G决定了 8位中的哪一位显示和显示什么字形.SEL2.0变化的快慢决定 了扫描频率的快慢。1、参考电路（时钟频率40HZ,如图24 1）UTi|3UT °图 15 12、参考电路（时钟频率2HZ,如图2 4 2）RESET! I a n in /41B1LDIM4BCDENTQDFMPiRCOCLRNISELJD

4、自曰1 FFI OOUTPUT；SCLi'非口旧】DC IEDThis is a decoderwhich is me de by AHDL图 152六、实验连线：输入信号：D3, D2, D1, DO所对应的管脚同四位拨码开关相连； 清零信号RESET所对应的管脚同按键开关相连； 时钟CLK所对应的管脚同实验箱上的时钟源相连；输出信号：代表扫描片选地址信号SEL2 SEL1, SEL0的管脚同四位扫描驱动地址的低 3 位相连，最高位地址接“ 0”（也可悬空）；代表7段字码驱动信号A, B, C, D, E, F，G的管脚分别同扫描数码管的段 输入 a,b,c,d,e,f,g 相连。七

5、、实验步骤：1. 进入 WINDOWS作系统，打开 MAXPLUS。2. 设计输入。3. 保存原理图。AG鱼创K4. 用相关软件对程序进行管脚的定义、编译、仿真、下载，完成整个实验 的设计。MAK - plu< Qi rl: rdk-i'.4rpn»nfniTditraJ-JH凶H Ale Edit Veni jyrrlbd 些%卿 UjIIib%士H亠別*iDei制驾 J t帀世Q压島蛉曲咸i刘国：叡昌百炽H遣羔装¥ 话3«勺1占八、实验程序图七、实验结果：拨动三个拨码输入开关，对应的LED旨示灯点亮，实现译码功能，即实现了三个 开关的任意组合。应

6、用实验实验二梁祝音乐演奏实验一、实验目的：1. 了解普通扬声器的工作原理。2. 使用FPGA产生不同的音乐频率3. 进一步体验FPGA勺灵活性。、实验硬件要求：1. 375KHZ信号源。2. FPGA EP1K10TC10 3 主芯片。3. 扬声器。三、实验原理：本实验是完成一小段音乐程序的开发， 然后再用扬声器进行试听。下面主要 介绍一下完成本实验的几个主要部分的工作原理。1、音符的产生：音符的产生是利用计数器对输入的时钟信号进行分频，然 后输出不同的频率来控制扬声器发不同的声音。计数器必须是模可变的计数器， 也就是其初始计数值可变，这样便可以对其进行初始化，使其从不同的初始值开 始计数，实

7、现对输入时钟信号的不同分频。2、节拍的产生：节拍也是利用计数器来实现，如果某一个音符需要维持的 时间比较长，那么就可以在此计数器从计数值 A到计数值B之间都维持该音符， 很显然，A和B之间的间隔越大，那么该音符维持的时间也就越长。3、乐谱的存储：乐谱是一个固定的组合电路，根据不同的输入值，然后输 出一个固定的值，该值就是音符产生计数器的分频的初始值。适当的选择这些计数器和组合电路，便可完成不同的乐曲和不同节奏。四、实验内容及步骤：本实验要完成的任务是设计一个驱动扬声器产生梁祝音乐的程序，设计步骤如下：1、编写音乐输出的VHDL弋码。2、用MaxPlusll对其进行编译仿真。3、在仿真确定无误后

8、，选择芯片 ACEX1K10TC13。4、给芯片进行管脚绑定，在此进行编译。5、 根据自己帮点的管脚，在实验箱上对扬声器接口和FPGA之间进行正确连 线。6、给目标板下载代码，观看实验结果。五、实验连线：Clk :时钟输入信号，接375KHZ的时钟源 Spk：输出，接扬声器部分的输入端。六、实验VHDL程序:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_ un sig ned.all;en tity music isport( clk:i n std_logic;

9、 spk:buffer std_logic); end music;architecture behave of music issig nal tone : std_logic_vector(10 dow nto 0);sig nal ton e_co unt : std_logic_vector(10 dow nto 0);sig nal tone_in dex : in teger range 0 to 15;sig nal clk10_co unt : stdo gic_vector(17 dow nto 0);sig nal time: in teger range 0 to 150

10、;sig nal clk10: std_logic;beginprocess(clk) -ge nerate 10hz clock sig nalbeginif(clk'event and clk='1') then clk10_cou nt<=clk10_cou nt+1; if(clk10_cou nt=16#3fff#) the n clk10<=not clk10;end if;end if;end process;process(clk10)beginif(clk10'event and clk10='1') then if

11、(time=150) then time<=0;elsetime<=time+1;end if;end if;end process;process(clk10)beginif(clk10'event and clk10='1') then case time iswhe n 0=>t one_in dex<=3;whe n 1=>t one_in dex<=3;whe n 2=>t one_in dex<=3;whe n 3=>t one_in dex<=3;-whe n 4=>t one_in dex

12、<=5;whe n 5=>t one_in dex<=5;whe n 6=>t one_in dex<=5;whe n 7=>t one_in dex<=6;- whe n 8=>t one_in dex<=8; whe n 9=>t one_in dex<=8; whe n 10=>t one_in dex<=8; whe n 11=>t one_in dex<=9;- whe n 12=>t one_in dex<=6; whe n 13=>t one_in dex<=8; w

13、he n 14=>t one_in dex<=5; whe n 15=>t one_in dex<=5;- whe n 16=>t one_in dex<=12; whe n 17=>t one_in dex<=12; whe n 18=>t one_in dex<=12; whe n 19=>t one_in dex<=15;- whe n 20=>t one_in dex<=13; whe n 21=>t one_in dex<=12; whe n 22=>t one_in dex<

14、=10;whe n 23=>t one_in dex<=12;- whe n 24=>t one_in dex<=9; whe n 25=>t one_in dex<=9; whe n 26=>t one_in dex<=9; whe n 27=>t one_in dex<=9;- whe n 28=>t one_in dex<=9; whe n 29=>t one_in dex<=9; whe n 30=>t one_in dex<=0; whe n 31=>t one_in dex<

15、=0;- whe n 32=>t one_in dex<=9; whe n 33=>t one_in dex<=9; whe n 34=>t one_in dex<=9;whe n 35=>t one_in dex<=10;- whe n 36=>t one_in dex<=7; whe n 37=>t one_in dex<=7; whe n 38=>t one_in dex<=6; whe n 39=>t one_in dex<=6;- whe n 40=>t one_in dex<

16、=5; whe n 41=>t one_in dex<=5; whe n 42=>t one_in dex<=5; whe n 43=>t one_in dex<=6;- whe n 44=>t one_in dex<=8; whe n 45=>t one_in dex<=8; whe n 46=>t one_in dex<=9; whe n 47=>t one_in dex<=9;- whe n 48=>t one_in dex<=3; whe n 49=>t one_in dex<=

17、3; whe n 50=>t one_in dex<=8;whe n 51=>t one_in dex<=8;- whe n 52=>t one_in dex<=6; whe n 53=>t one_in dex<=5; whe n 54=>t one_in dex<=6; whe n 55=>t one_in dex<=8;- whe n 56=>t one_in dex<=5; whe n 57=>t one_in dex<=5; whe n 58=>t one_in dex<=5;

18、 whe n 59=>t one_in dex<=5;- whe n 60=>t one_in dex<=5; whe n 61=>t one_in dex<=5; whe n 62=>t one_in dex<=0; whe n 63=>tone_index<=0; whe n 64=>t one_in dex<=10; whe n 65=>t one_in dex<=10; whe n 66=>t one_in dex<=10; whe n 67=>t one_in dex<=12;

19、- whe n 68=>t one_in dex<=7; whe n 69=>t one_in dex<=7; whe n 70=>t one_in dex<=9; whe n 71=>t one_in dex<=9;- whe n 72=>t one_in dex<=6; whe n 73=>t one_in dex<=8; whe n 74=>t one_in dex<=5; whe n 75=>t one_in dex<=5;- whe n 76=>t one_in dex<=5;

20、 whe n 77=>t one_in dex<=5; whe n 78=>t one_in dex<=5; whe n 79=>t one_in dex<=5;- whe n 80=>t one_in dex<=5; whe n 81=>t one_in dex<=0; whe n 82=>t one_in dex<=0; whe n 83=>t one_in dex<=3;- whe n 84=>t one_in dex<=5; whe n 85=>t one_in dex<=3;

21、whe n 86=>t one_in dex<=5; whe n 87=>t one_in dex<=5;- whe n 88=>t one_in dex<=6; whe n 89=>t one_in dex<=7; whe n 90=>t one_in dex<=9; whe n 91=>t one_in dex<=6;- whe n 92=>t one_in dex<=6; whe n 93=>t one_in dex<=6; whe n 94=>t one_in dex<=6; w

22、he n 95=>t one_in dex<=6;- whe n 96=>t one_in dex<=6; whe n 97=>t one_in dex<=5; whe n 98=>t one_in dex<=6; whe n 99=>t one_in dex<=8;- whe n 100=>t one_in dex<=8; whe n 101=>t one_in dex<=8; whe n 102=>t one_in dex<=9; whe n 103=>to ne_i ndex<=1

23、2;- whe n 104=>t one_in dex<=12; whe n 105=>t one_in dex<=12; whe n 106=>t one_in dex<=10; whe n 107=>t one_in dex<=9;- whe n 108=>t one_in dex<=9;whe n 109=>t one_in dex<=10; whe n 110=>t one_in dex<=9;whe n 111=>t one_in dex<=8;- whe n 112=>t one_

24、in dex<=8; whe n 113=>t one_in dex<=6; whe n 114=>t one_in dex<=5;whe n 115=>t one_in dex<=3;- whe n 116=>t one_in dex<=3; whe n 117=>t one_in dex<=3; whe n 118=>t one_in dex<=3;whe n 119=>t one_in dex<=8;- whe n 120=>t one_in dex<=8;whe n 121=>t

25、 one_in dex<=8;whe n 122=>t one_in dex<=8; whe n 123=>t one_in dex<=6;- whe n 124=>t one_in dex<=8; whe n 125=>t one_in dex<=6; whe n 126=>t one_in dex<=5;whe n 127=>t one_in dex<=3;- whe n 128=>t one_in dex<=5; whe n 129=>t one_in dex<=6; whe n 130

26、=>t one_in dex<=8;whe n 131=>t one_in dex<=5;-whe n 132=>t one_in dex<=5;whe n 133=>t one_in dex<=5; whe n 134=>t one_in dex<=5;whe n 135=>t one_in dex<=5;- whe n 136=>t one_in dex<=5;whe n 137=>t one_in dex<=5;whe n 138=>t one_in dex<=0;whe n 13

27、9=>t one_in dex<=0;-whe n others=>t one_in dex<=0;end case;end if;end process;process(t one_in dex)begincase tone_in dex is仁:no outputend case;end process;process(clk) -c on trol the freque nee of the speakerbeginif(clk'event and clk='1') thenif(to ne_cou nt=16#7ff#) the nton

28、 e_co un t<=t one;if(tone<2047) thenspk<=not spk;end if;elseton e_co un t<=t on e_co un t+1;end if;end if;end process;end behave;七、实验结果接6M时钟频率，蜂鸣器奏响比较动听的梁祝音乐，如用其他频率，音 乐会走调失真。实验八步进电机控制实验实验目的1、了解步进电机的工作原理。2、掌握用FPGA产生驱动步进电机的时序。3、掌握用FPGA来控制步进电机转动的整个过程。、硬件要求1、步进电机。2、主芯片 FPGA EP1K10TC103。3、8个按

29、键和一个拨挡开关。4、可变时钟源。三、实验原理步进电机是工业过程控制及仪表中常用的控制元件之一，例如在机械装置中可以用丝杆把角度变为直线位移，也可以用步进电机带动螺旋电位器，调节 电压或电源，从而实现对执行机械的控制。步进电机可以直接用数字信号驱 动，使用非常方便。步进电机还具有快速启停、精确步进和定位等特点，因 而在数控机床、绘图仪、打印机以及光学仪器中得到广泛的应用。步进电机是工业控制及仪表中常用的控制元件之一， 例如在机械装置中可以 精确控制机械装置的旋转角度、移动距离等。步进电机可以直接用数字信号来驱 动，使用非常方便。另外步进电机还具有快速起停、精确步进和定位的特点。步进电机实际上是

30、一个数据/角度转换器，三相步进电机的结构原理如下图 所示：三相步进电机的结构示意图从图中可以看出，电机的定子有六个等分的磁极，A、A' B、B'、C、C,相邻的两个磁极之间夹角为60°,相对的两个磁极组成一组(A-A，B B' C- C'，当某一绕组有电流通过时，该绕组相应的两个磁极形成N极和S极，每个磁极上各有五个均分布的矩形小齿，电机的转子上有40个矩形小齿均匀地分布在圆周上，相邻两个齿之间夹角为 9°。当某一相绕组通电时，对应的磁极就产生磁场，并与转子转动一定的角度， 使转子和定子的齿相互对齐。由此可见，错齿是促使步进电机旋转的原因。例

31、如在三相三拍控制方式中，若 A相通电，B、C相都不通电，在磁场作用下 使转子齿和A相的定子齿对齐，我们以此作为初始状态。设与A相磁极中心线对 齐的转子的齿为0号齿，由于B相磁极与A相磁极相差120°不是9。的整数倍 (120 -9=13 2/3)，所以此时转子齿没有与 B相定子的齿对应，只是第13号小 齿靠近B相磁极的中心线，与中心线相差3°，如果此时突然变为B相通电，A、 C相不通电，则B相磁极迫使13号转子齿与之对齐，转子就转动3°，这样使电 机转子一步。如果按照 A AB B BC C CA- A次序通电则为正转。通常用三 相六拍环形脉冲分配器产生步进脉冲。

32、运转速度的控制。若改变 ABC三相绕组高低电平的宽度，就会导致通电和 断电的变化速率变化，使电机转速改变，所以调节脉冲的周期就可以控制步进电 机的运转速度。旋转的角度控制。因为输入一个 CP脉冲使步进电机三相绕组状态变化一 次，并相应地旋转一个角度，所以步进电机旋转的角度由输入的 CP脉冲数确定。本实验箱所使用步进电机为4相步进电机，最小旋转角度为1.8度，起正向转动控制时序如下所示，每一-个脉冲控制其转过1.8 度。A111SI11L_.学习帮手.|111 1反向转动控制时序如下:四、实验内容及步骤本实验需要完成的任务是编写 VHDL弋码来驱动步进电机动作，通过拨动开 关使其正转、反转；通过

33、按下相应的按键开关使其旋转相应的角度。实验步骤如 下：1、编写驱动步进电机旋转的 VHDL弋码。2、用MaxPlusll对其进行编译仿真。3、在仿真确定无误后，选择芯片 ACEX1K EP1K1OTC10B。4、给芯片进行管脚绑定，在此进行编译。5、根据自己绑定的管脚，在实验箱上对步进电机和FPGA之间进行正确连线。6给目标板下载代码，按动相应的按键，观看实验结果与实验内容是否相 符。五、实验连线如果是调用的本书提供的 VHDL弋码，贝U实验连线如下：Clk : FPGAT作所需时钟信号，输入为256Hz。key1_8、key5_4、key9、key18、key45、key90、key180、

34、key360:分别代 表旋转1.8度、5.4度、9度、18度、45度、90度、180度和260度，分别与8 个按键相连，按下相应的按键可以是步进电机转过相应的角度。Keyorder:旋转方向控制信号与一个拨动开关相连，高电平时正转；低电平时反转。Astep、bstep、cstep、dstep :分别与步进电机模块的 A、B、C和D相连。六、原理与模块介绍6.1步进电机实现三相三拍和正反转功能该部分实现步进电机的正反转和三相三拍功能。原理图为图2.1所示。用两个7474双D触发器加逻辑门实现。每当复位端有低电平脉冲输入，该电路自动置入初始相位 AB( 110)。正转通电顺序为：A4BSCAAA反

35、转通电顺序图 86 16.2步进电机实现三相六拍和正反转功能该部分实现步进电机的正反转和三相六拍功能。原理图为图2.2所示。用两个7474双D触发器加逻辑门实现。每当复位端有低电平脉冲输入，该电路自动 置入初始相位 A (100)。正转通电顺序为：A A4B BSC CLA反转通 电顺序为：A CA C BC B A4 A图 8626.3输出控制模块输出控制模块图2.3所示。采用7240三态传输门实现输出端得控制，使用 三态门的好处是输出端可以直接相连， 通过使能端选择要通过的信号，比如三相 六拍还是三相三拍。1&M1A21YZ哪¥31M1Y42Y12Y?如2Y32M7Y4卩

36、俪胚丄叫.典）一.”.t ”込Wi讦产二飞,6.4时钟分频模块时钟分频模块。由CLOCI端输入系统自带时钟50MHZ经过分频器74290。把 50MHZ分频为2HZ由Q端输出，原理图如2.4所示，频率与电机转动的快慢息息 相关，因此，只要改变分频器 ABCDE勺值设置，就可以分出不同的频率，从而可 以实现步进电机转动速度的图 8 6 46.5步数显示和步数控制电路步数显示和步数控制电路采用 74190加减计数器，7447译码器和数码管实 现。两片74190采用串行方式接成百进制计数器， 置数端LDN与步进电机的复位 端相连，当步进电机复位时，计数器置入初值00重新开始计数。步数控制电路由741

37、90的减法计数实现，由两个CLK端手动设置要转动的步数，电机启动后计 数器做减法计数，计数到0时产生的借位信号作为电机停止运转的信号，从而停止转动和计数，从而实现了步数显示和步数控制电路个位置 数端十位置数端数控制七、设计方案7.1设计思想与方案本设计采用自顶向下的设计思想。先确定了系统的格局，再分模块实现的首先对步进电机的实际要求进行逻辑抽象，确定整个系统的输入与输出， 输入有系统时钟，启动与停止，复位，工作方式选择端，正反方向控制端，置数 控制及置数端。输出有A,B,C的组合来代表不仅电机的工作方式。 例如正转三相 三拍：(AB-BC-CA)对应的输出为(110-011-101-110)，

38、由输入与输出的关 系，画出ABC的状态循环图及卡诺图，并设计自启动，列出正反转三相三拍、三 相六拍QA QB QC的状态方程与驱动方程。硬件方面选择 D触发器实现，根据 D触发器的特性与所列出的系统方程出其逻辑图，上机仿真。方案的亮点部分。方案完成了提高部分，实现了电机的加速和减速运转。 此外，采用了三态传输门控制输出，是电路复杂程度大大缩减，充分利用了芯片 的资源，减小了硬件资源。7.2原理框图7.3设计的流程图八、实验结果与数据处理测试的方法采用波形仿真，再在 DE2板上面验证。随时对电路图进行修改, 直到满足设计的要求。本次设计采用分开模块仿真波形。M 為iwr T mp R at-口

39、ninrAr1 AR 67 rn-t匚；油卜llini aValu*13 K13. 55 ns167.772 ns335,544 ms 50J.JZ6 吓CLKLrLTLLTLrLrLnME 二0”表示1”表示电机正转低脉冲复位，复 位后初始相位为电机反转8.1三相三拍与正反转波形的实现（包括复位与启动）1108.2三相六拍与正反转波形的实现（包括复位与启动）8.3实验现象1）按下启动开始按钮，再选择三相三拍工作方式，选择正转或反转，择代表A,B,C的三展LED灯按照正转或反转的顺序轮流亮，并且百进制数码管上开始 进行加法计数，代表步进电机所走的拍数。此时如果按下复位键，则数码管显示 数字00

40、，灯回到初始状态AB（110）,复位按键松手后电机重新转动，计数器也跟 着计数。2）按下停止键使电机停止转动，并选择个位置数端与十位置数端把数码管置成你希望电机要转动的步数，然后在加减选择端选择减法计数， 启动电机。此时电机在转动，数码管上的显示从你预置的数目开始不断的往下减，如果你预置的数目比较大，可以结合分频器选择端选择时钟频率较快端使电机快转，如果数 码管上所显示的数字减到0，则电机停止转动，数码管也停止计数3）电机三相六拍的工作方式现象与三相三拍的类似。在此不在详细描述九、实验VHDL代码library ieee;use ieee.std_logic_1164.all;use ieee

41、.std_logic_arith.all;use ieee.std_logic_ un sig ned.all;en tity stepmotor isport( clk: in std_logic; -Clock Sig nalkey1_8,key5_4,key9: in std_logic; -1.8 and 5.4 degree key key18,key45,key90 : in std_logic; -18,45 and 90 degree key key180,key360: in std_logic; -180 and 360 degree keykeyorder : in st

42、d_logic; -this key con trol the stepmotor rotate clockwise or coun terclockwiseastep,bstep: outstd_logic;-astep and bstep drivercstep,dstep: outstd_logic);-cstep and dstep driverend stepmotor;architecture behave of stepmotor issig nal dco unt: std_logic_vector(4 dow nto 0); -thiscoun ter is used toc

43、on trol the speed of the stepmotorsignal degreecount : std_logic_vector(7 downto 0); -thisis used to counterthe stepssig nal degree: std_logic_vector(7 dow nto 0); -this is used to savedegreesig nal abcd : std_logic_vector(1 dow nto 0); -a,b,c,d,step drivercoun tersig nal clk_temp : std_logic; -cloc

44、k sig nal used internalbeginprocess(clk) -accumulate dco untbeginif(clk'event and clk='1') thendco un t<=dco un t+1;end if;end process;process(clk) -ge nerate clk_tempbeginif(clk'event and clk='1') thenif(dcount="11111") thenclk_temp<=not clk_temp;end if;end i

45、f;end process;process(clk) -get the degreebeginif(clk'event and clk='1') thenif(key1_8='0') the ndegree<="00000001"elsif(key5_4='0') the ndegree<="00000011"elsif(key9='0') the ndegree<="00000101"elsif(key18='O') then

46、degree<="00001010"elsif(key45='O') then degree<="00011001"elsif(key90='0') then degree<="00110010"elsif(key180='0') the n degree<="01100100"elsif(key360='0') then degree<="11001000"elsif(degreeco un t>

47、;0) the n degree<="00000000"end if;end if;end process;process(clk_temp) -desce nd the degreeco unt beginif(clk_temp'eve nt and clk_temp='1') the n if(degree>0) the ndegreeco un t<=degree; elsif(degreeco un t>0) the ndegreeco un t<=degreeco un t-1; abcd<=abcd+1;elsedegreecou nt<="OOOOOOOO"end if;end if;end process;process(clk_temp) -clk_temp beginif(clk_temp'eve nt and clk_temp='1') the n if(ke