串行输入并行输出的移位寄存器-EDA仿真

1、串行输入/并行输出的移位寄存器定义模块名及输入、输出变量定义 size 为常数 4输入端口输出端口输出变量为四位的寄存器型/always 过程块敏感事件列表（时钟上升沿有效）如果清零信号不为零把二进制 0 赋给输出端口 data_out/如果 shift-en 不为 0串行块/data_out 左移一位，结果原赋给 data_ou把输入端口的值赋给输出端口的第一位endmodule/测试模块部分modulesti_shifter；parametersize=8;wiresize:1data_out;regclk,clr,data_in,shift_en;shifter_siposh1(data

2、_in,clk,clr,shift_en,data_out);调用功能模块/对实例 sh1 的 size 变量进行重新赋值/initial 过程块把 0 赋给变量 clk把 1 赋给变量 clr/把 1 赋给变量 shift_en/把 0 赋给变量 data_in/10 个时间单位后，把 1 赋给变量 data_in/20 个时间单位后，把 0 赋给变量 data_in/30 个时间单位后，把 1 赋给变量 data_in/40 个间单位后，把 0 赋给变量 data_in50 个时间单位后，把 0 赋给变量 clr/10 个时间单位后，把 1 赋给变量 data_in/20 个时间单位后，把

3、 1 赋给变量 clr/50 个时间单位后，把 0 赋给变量 shift_en/40 个时间单位后，把 0 赋给变量 data_in/10 个时间单位后，把 1 赋给变量 shift_en/功能模块部分moduleshifter_sipo(data_in,clk,clr,shift_en,data_out);parametersize=4;inputdata_in,clk,clr,shift_en;outputsize:1data_out;regsize:1data_out;always(posedgeclk)if(!clr)data_out=b0;elseif(shift_en)begind

4、ata_out=data_outdata_out=%b,clr,shift_en,data_in,data_out）;/每隔 10 个时间单位，显示输出：当前的仿真时间，变量clr,shift_en,data_in,data_out 的值（循环执行）endmodule/stumulus仿真波形图总图SIX5txStX淞汕SIX0-/sli_shfter/data_aul:一团L1/sti_shiftsr/dk-Ati_shfter/dr/lLrfiftei/dLal：a_inNow3*0n审CUIM110附mill口口jgFTiTinnrimioooo1畋面口口口口口叩口I:won皿m加00和1顺而而口口叩11口anriiii1.2.打同国用|驾I旦四1615一“HJ一冏1123|1】1/sti_i5hilteii/clk，近shilgfchJ/stLshift&i/datiijnI:1Nii11120ini240HIIa180匚UIQ1rsfTiEJ-J，li_砧引out-T 用一7一问_*PJ一*闭团oao.).00011iiTOJ1113mumooff