jesd204b_FPGA实现

1、JESD204B CLASS 1 简介与FPGA的实现说明：本文主要分析jesd204b CLASS 1 协议及在FPGA的实现1、什么是JESD204B 协议标准JESD204B 是一个实现高速 ADC/DAC 数据传输和多 ADC/DAC 同步的标准。JESD204标准于2006年初次发布，经过2次修订，最新版本是JESD204B。最初单条LAN的传输速度从3.125Gbps提升到12.5Gbps , 最新标准中最重要的是加入了实现确定延迟的部分。电气特征部分：定义源端阻抗与负载阻抗为100 ? i20%;可采用AC/DC偶合方式，具体 AC、DC特性可参考JESD204B 规范第4章。2

2、、为什么要重视 JESD204B标准当前ADC/DAC主要采用CMOS和LVDS接口电平。在数据速率不断提高时CMOS接口电路的瞬态电流会增大，导致更高的功耗。虽然 LVDS的电流和功耗依然相对较为平坦，但接口可支持的最高速度受到了限制。这是由于驱动器架构以及众多数据线路都必须全部与某个数据时钟同步所导致的。图1显示一个双通道14位ADC的CMOS、LVDS和CML输出的不同功耗要求。UCHdEn切匚QQ JOMOdADC Sample Rate图1采样率与驱动方式VS功耗从图1可知在大约150200 MSPS和14位分辨率时，就功耗而言， CML输出驱动器的效率开始占优。CML的优点是：因为

3、数据的串行化，所以对于给定的分辨率，它需要的输出对数少于LVDS和CMOS驱动器。JESD204B接口规范所说明的 CML驱动器还有一个额外的优势，因为当采样速率提高并提升输出 线路速率时，该规范要求降低峰峰值电压水平。同样，针对给定的转换器分辨率和采样率，所需的引脚数 目也大为减少。表1显示采用200 MSPS转换器的三种不同接口各自的引脚数目，转换器具有各种通道数 和位分辨率。在CMOS和LVDS输出中，数据用作每个通道数据的同步时钟，使用CML输出时，JESD204B数据传输的最大数据速率为 4.0 Gbps o从该表中可以发现，使用 CML驱动器的JESD204B优势十分明显 引脚数大

4、为减少。表1不同驱动方式VS管脚数I- Pin Cflunl Cwiiirifn 20U MSPS ARCNumber of ChannellReiDbjrt|-Qn>CMOS Pin CciinfWDS PJn Count 口CML Pin C«unt JEQtM自 1r i12131422122628441252568aQIM.112ie11415IS2214JO32441460648a1412012B16i16171822!636A416鼻728a1M1后另一方面采用CMOS接口的ADC/DAC器件受限于其接口传输速率，器件只能在较低频率范围内工作。LVDS相对CMOS接

5、口，其传输速率一般使用也不超过800Mbps ,且需要传输随路时钟，对数据传输时序要求严格，对于上 Gsps的工作器件通常采用数据分组传输，增加了管脚数，对板卡的布局、时序收敛等带来了非常大的影响。同时这两种连接方式对要求实现多个高速ADC/DAC同步的系统的设计是非常困难的。3、常用参数解释参数名称可配置值描述L0-31每个转换器采用的高速接口对数量M0-255每颗芯片中的转换器个数F0-255一个帧中的字节数S0-31一个帧中具体一个转换器的采样数N0-31设备分辨率N'0-31每个采样点的bits数K0-31多帧中帧的个数CS0-3每个采样点的控制位数CF0-31一个链接中具体帧

6、中的控制字个数HD0/1高密度，与数据成帧格式有关SCR0/1扰码3、JESD204B CLASS 1 关键技术在子类1中，系统同步指标体现在不同设备间SYSREF器件时钟间的时序关系，为了满足 CALSS1的各项功能要求，除了 SYSREF需要满足建立时间和保持时间要求 （TSU和THOLD）,具体应用对于确定性延迟的容忍程度对于定义SYSREF与器件时钟的应用分布偏斜要求而言至关重要。Devs：e ClockXyviqy Clock BSYSREFB口Mee Ck>ck EcHie U-dtor Frama Clock & LMFCAlignment_nnnnnnnnnmLt

7、evK：e Ch. ch Ed驶 UsedTor Fuame Clock & UdFCAlgiirnepil图2同一系统不同器件间 SRSREF采样时刻要求为了满足图2的时序关系，JESD204B的时钟系统要求可以为每一个器件提供各种的SYSREF/DCLK对,且SYSREF和DCLK的时序关系可以调整。同时 SYSREF/DCLK 信号对采用相匹配的走线长度，从而保证时序要求。走线长度匹配限值有SYSREF开关的有效窗口时间确定。不同SYSREF信号到达器件的偏差尽量小，要保证不同时钟在相同时刻采样到SYSRE甫效值。3、JESD204B 帧格式JESD204B 帧格式由3部分组成:

8、CGS:代码组同步(code group sync):当发送端检测到 SYNCb言号为低电平时启动发送 8B10B中的K28.5码,本数据段不进行扰码和字节替换操作 ，接收端检测到最少4个BC字节后可释放SYNCb言号;ILA：初始化多帧序列(initial lane alignment):该阶段发送连续的4个初始化多帧(多帧是由 K个帧组成，字节数为K*F),同样本数据段不进行扰码和字节替换;K framesK framesK frames “ K framesCod? group syncDO口【；RDDK28,L1 start ot subsequenceK20.4 start of l

9、ink oorrfiguration dataIQS 5 SYNC commaK23 3 lane alignment symbolJESD2D4 link configuration dataDx y data symbol图7 ILA初始化多帧序列初始化多帧以8B10B中的K28.0开始以K28.3结束，其中第二个多帧的第二字节是K28.4关键字用来指示当前多帧在紧跟着 K28.4的后续14个字节是参数配置信息。表 2是具体的配置参数定义，字符含义可 以参考规范的8.3节。表2配置信息字节定义< onflniii'niiou orlct uu.LH小M!5B454321LNH

10、0DID<7e1ADJCNTCmBlD<S:0o了XADJDIR<o>PHADJ o>LID- 4.0 >3SCR- 0 XXL<484F<7:0>qXXXmsGK£<7:0>CSt.L0>XX<4:0>$UBCLA$SV<2：0>今JESrAFLQ廿S<4:010XXCF7：a>11RESI<-:0>-Settoall X1JRES2 ：-;0：>-S*l toallX13FCHK<7-0>DATA:数据传输阶段(data transmissio

11、n),该阶段进行数据传输，规范中要求该阶段的数据需要进行字节替换(注扰码和不扰码的字节替换规则不同)，用户可以根据需要确定是否需要对数据进行扰码操作。字节替换规则:1、没有使能扰码情况下的字节替换规则When tlir Lisi octet in lliu cunmt frame, nol Loincidm with thu end uf ；i Hiullitidiiic. o.|uah llic last octet in ihe pteiiou、trame, the irjiiMiimer shall 6las the curriK lal ocut an J unzuL? il amtm

12、l charaetet f = K2K.7 Hoex ei, if an alignment churiKtei already transnuned in the preioui frtini the original <K(et Until be encoded.When the lat >Ktet in Ilie turrent frme at I he en<l of a multi Lrfi me equals ihe 山城 oclel in the prevuni5 trfiiue. (he irunsmiiRr shall replace 巾宰 ciirrcnt

13、 ki氯 cciei and encode it。工 control chnracir A 一 /K28.3 uveii il' a coinn'l chdrucicr wits jreudy cnin&min*ii in the pTeviiHL< inime. pan receiving an F. or A symbol, the receiver shcill rerphe,; K with the value of the octci deended ur ucd j( the <imi£ po、ili“n in ihe pTsiou、f

14、knne.2、使能扰码情况下的字节替换规则Wht;n the last scrambled octet in 曰 fmme. but not aI the end cf a iiwltiliaint. equals OxFCh (he traiisiiiitter shall encode it 总占 a control charge ter F .Whtjn the h>i verambkd ovuh bi a multiftanie equals 0x7C, th« iransmitter shull encode it a uoncrol chiirLicter A .l

15、Tpon receivini： jii F； ct - A yniboh he Ktei ver skill input ibv torrespondin data pclei OxFC t)r (h7C to tlx descramblerJESD204B规定的扰码、解扰码生成多项式规范中的扰码和解扰码生成多项式关系，在实际使用中需要根据生成多项式获取并行数据的扰码逻辑关系4、JESD204B CLASS 1 系统架构Multi Device 盒匚C ADDlicatiQri fccmbinsd SYNC、1Logic DeviceI Sfrwm/ Q腓 WwfflAf Sample Wwm

16、SeroJ LT11Sample 事hgpiSc-in ILiii 0 LarwDJ SYNC-LriikO5 片 L-1 言-笫阳初f. -w.Link MLainOBi-SircamSWCLmkJMLAiebl- Converter Device 0*JEBD34TXHI«*1 SrejfTi r7rrW StrejnnCcjctne口白r Devic*/Converter Device £>1, Sanrde- l SrsamJtS 口皿 TXBNkADCO Wf 34fHp < SllWi.一息TKStSREF匹卬gal.图3 JESD204B clas

17、sl 多个ADC同步输出到 FPGA/ASIC 架构图3展示的是多个多通道 ADC与FPGA或者ASIC的同步采集系统，logic device与ADC各自有独立的工作时钟和独立的sysref信号，系统设计要求工作时钟和sysref信号为同一个时钟源提供。为了使多个ADC同步logic device 要求输出一个相同时序信号的SYNC到每一个 ADC器件Multi Device DA£ ADmicationLogic DeviceGtxrtns iprir l/ kMSHJESOZC* |-3Inur erf jESPSSMi :"_ Converter Device 08

18、FE)埠 3EanrQjpnplcSLear-痴n口M曰fl 十Unh。Lane Q肝 r-Jt ean-ACC丝统的34 RWMiiXE限EM0nLjiie <id Lji mitt-&«¥!<e S rTier« h也l憎”佻，iaiymii&aKE%0；国 TKOKiUConverter De vice JJ；F TSMsarrmLN CMUrn CT湛 33FfF i枷I心信+ I)L&节亡口眄rtfLinhD-lL*L 1Converter Device D-1oca卬而uF曰1 %lRarrRXSaciX d mrm

19、 iEH用>h II-Lane toLarte hr Deyce £.ntfi所足nBcn irilesTaceRX SVSFLEFSuMbtA 1|StraaM图 4 JESD204B classl FPGA/ASIC 与多个 DAC 同步架构图4展示的是多个多通道 DAC与FPGA或者ASIC的同步采集系统，logic device与DAC各自有独立的工作时钟和独立的sysref信号，系统设计要求工作时钟和sysref信号为同一个时钟源提供。为了方便逻辑器件内部的同步处理，可以将所有的SYNC信号合成一个信号处理。5、实现JESD204B CLASS 1 的逻辑功能框图Fr

20、inwClDC"BtGlMt山哂的QPIIWILJfeelOUiHJWW1TTrtrrurJWl 如印j M-Mme 面b 灯 Eprfbr4kmin «1 W 4JK*1-IjiM*." Frane CaeIm11f 1frLi .¥ .IK?YCiL21Um ：；WWtl,图5 FPGA/ASIC内部JESD204B接收数据的逻辑功能框图高速接口数据先通过 serdes接口回复出并行10bits数据后再映射到8bits数据，通常8bits数据域时钟频率较高，我们实际逻辑器件（FPGA）内部使用的频率较低（一般逻辑现在使用的时钟频率大多不超过300MH

21、z）,这儿需要将字节数据转换成更宽的32bits数据或者64bits数据位宽，以降低逻辑器件内部工作时钟.数据在转换成更高位宽时没有按照用户的方式进行字节对齐，用户需要手动对齐数据格式.对字节齐后的JESD204B数据进行多通道（LAN）数据对齐处理，然后根据是否扰码进行字节替换和帧监控处理以及解扰码操作.最后根据JESD204B帧数据复用方式提取出有效数据用I图6 FPGA/ASIC内部JESD204B发送数据的逻辑功能框图图6是JESD204B发送端在FPGA/ASIC内部实现的逻辑功能框图.整个发送端在SYSREF信号作用下生 成帧和多帧时序信号（规范中的帧和多帧是按照 8bits即一个

22、字节来定义的，在实际操作过程中由于 FPGA内 部逻辑采用的时钟频率一般到不到要求如10Gbps的高速接口信号的字节时钟是1GHz,当前如要FPGA内部逻辑运行1G的时钟频率是不可能，那么发送数据端口一般采用 32bits或者64bits位宽进行发送数据，在 我们实际设计过程中一般多帧的字节数都是按照4的倍数来设计.系统时序信号驱动下当检测到外部SYNC信号有效时开始输出JESD204B帧头数据BC直到SYNC信号拉高，在下一个多帧计数器信号启始时发送4个初始化多帧，当初始化多帧发送结束，启动发送数据，数据根据配置进行是否扰码操作以及相对应的字节替 换操作.最后将处理后的数据通过高速接口编码输

23、出.6、确定性延迟确定性延迟即JESD204B CLASS1 关键技术的具体体现。规范中有如下要求:多帧长度要大于最大的链路延迟Tlw 血ngthofa muhifiumtmtsi 1比ihui 由gnw工imum 心也久卜决 dj冷 解卬丁匕，口、link延迟定义为 DelayLINK = MLMFC = TX delay + Lane Delay + RX delay ;时间的延迟在实际操作过程中和规范定义在此有点不同，由于当前serdes发送和接收延迟较大，在多数情况下多帧的字节数又不是很多（如32、64、128等）这种情况下是不满足规范要求的，但是我们一样可以实现确定性延迟设计-这种情

24、况下的延时会超过一个多帧，可能会有2个及以上的多帧延时。图 8是规范中给出的确定延时示例TX为“。I M-". , Tn A hegiiw on iir&l L UFl： zem-I'11'croeMDQ ill皿 SY*、 EW1U 隆啦、1bFWi 5VSREF HfiiGWS .RX二附e4SYSREFSYNC-LMFCFEHD Der LMFC 二1Earii est Anrrai Lan#Aligned LqhgCUpLfl 的 3l LamsLietern sAicILAOJWM1L1W ainvai L聿HE. 口HffirninpiE 口pgF

25、同E 5V5RrF "nV闻'Hqgm 16 L h*c SWWSftMflrtD 1HighbLMFC HUfp匚 nc4Eq T图8规范中定义的确定性延迟示例从图8中可以看出发送端在 LMFC计数器为0时开始启动发送多个 Lanes的帧数据，接收端每个Lane有不同延时，反映到接收数据上即每个Lane的数据不是同一时刻通过 CDR恢复出来的有时差，但是所有Lane的数据都在当前多帧时间内接收到，在下一个LMFC计数器为0时开始输出数据则可确保多个Lane的数据是同步输出，且数据从发送到最后接收端输出这段延时是固定的，即为确定性延迟。实际使用过程中的确定性延时如图9所示K.b确定性延时1TX_LMFCRX_LMFC图9实际情况中的确定性延时在工程应用中TX和RX端