8位数码管动态显示的频率计

1、一、课程设计要求设计一个8位数码管显示的频率计（频率分辨率为0.1Hz）二、总体结构框图系统时仲分频及控制待测频率数据锁存动态扫描数码管显示图1总体结构框图三、课程设计原理在电子技术中，频率是最基本的参数之一，并且与许多点参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得尤为重要。测量频率的方法有很多种，其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便丁实现测量过程自动化等优点，是频率测量的重要手段之一。数字式频率计的测量原理有两类：一是直接测频法，即在一定的闸门时间内测量被测信号的脉冲个数；二是间接测频法即周期法，如周期测频法。直接测频法适用丁高频信号的频率测量，

2、通常采用计数器、数据锁存器及控制电路实现，并通过改变计数阀门的时间长短以达到不同的测量精度；间接测频法适用丁低频信号的频率测量。本次课程设计中使用的是直接测频法，即用计数器在计算机10s内输入信号周期的个数，其测频范围为0Hz-9999999.9Hz。四、器件的选择1、装有QuartusII软件的计算机一台。2、芯片：使用altera公司生产的Cyclone系列芯片，本实验箱中为EP1C8Q208C8N芯片。3、EDA实验箱一个。4、下载接口是数字芯片的下载接口（JTAG）主要用丁FPGA芯片的数据下载。5、时钟源。五、功能模块和信号仿真图以及源程序（1系统时钟分频及控制的功能模块图及其源程序

3、图2功能模块图作用：将试验箱上的20MHz的晶振分频，输出CLOCK为数码管提供1kHz的动态扫描频率。TSTEN输出为0.05s的信号，对频率计中的32位十进制计数器CNT10的ENA使能端进行同步控制,当TSTEN高电平时允许计数，低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前一秒的计数值锁存进锁存器REG32B中，并由外部的十进制7段数码管显示计数值。设置锁存器的好处是数据显示稳定，不会由丁周期性的活零信号而不断闪烁。锁存信号后，必须有一个活零信号CLR_CNT对计数器进行活零，为下一秒的计数操作做准备。该模块的信号仿真图如下:图

4、3仿真波形图源程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYFPKZISPORT(CLK:INSTD_LOGIC;TSTEN:OUTSTD_LOGIC;CLR_CNT:OUTSTD_LOGIC;LOAD:OUTSTD_LOGIC;CLOCK:OUTSTD_LOGIC;ENDFPKZ;ARCHITECTUREBEHAVOFFPKZISSIGNALCOUNT1:INTEGERRANGE0TO20000;SIGNALCOUNT2:INTEGERRANGE0TO20000;SIGNALC

5、LK_DATA1:STD_LOGIC;SIGNALCLK_DATA2:STD_LOGIC;SIGNALDIV2CLK:STD_LOGIC;BEGINPROCESS(CLKBEGINIFCLK'EVENTANDCLK='1'THENIFCOUNT1=10000THENCOUNT1<=0;CLK_DATA1<=NOTCLK_DATA1;ELSECOUNT1<=COUNT1+1;ENDIF;ENDIF;ENDPROCESS;PROCESS(CLK_DATA1BEGINIFCLK_DATA1'EVENTANDCLK_DATA1='1'T

6、HENIFCOUNT2=500THENCOUNT2<=0;CLK_DATA2<=NOTCLK_DATA2;ELSECOUNT2<=COUNT2+1;ENDIF;ENDIF;ENDPROCESS;PROCESS(CLK_DATA2BEGINIF(CLK_DATA2'EVENTANDCLK_DATA2='1'THENDIV2CLK<=NOTDIV2CLK;ENDIF;ENDPROCESS;PROCESS(CLK_DATA2,DIV2CLKBEGINIF(CLK_DATA2='0'ANDDIV2CLK='0'THENCL

7、R_CNT<='1'ELSECLR_CNT<='0'ENDIF;ENDPROCESS;CLOCK<=CLK_DATA2;LOAD<=NOTDIV2CLK;TSTEN<=DIV2CLK;ENDBEHAV;(2十进制计数器的功能模块图及其源程序图4功能模块图作用：当使能端为高电平，活零端为低电平时，实现十进制计数功能。第一个CNT10计数输出CQ=9时，下一秒时钟上升沿到来时，将产生一个CARRY_OUT信号作为下一个CNT10的时钟信号，同时CQ活零，依次递推到8个CNT10。当活零端为低电平，使能端为低电平时停止计数。当活零端为高电

8、平时，计数器活零。该模块的信号仿真图如下：图5仿真波形图源程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYCNT10ISPORT(CLK:INSTD_LOGIC;CLR:INSTD_LOGIC;ENA:INSTD_LOGIC;CQ:OUTINTEGERRANGE0TO9;CARRY_OUT:OUTSTD_LOGIC;ENDCNT10;ARCHITECTUREbehavOFCNT10ISSIGNALCQI:INTEGERRANGE0TO9;BEGINPROCESS(CLR,CLK,ENABEGINIF(CLR='1'THENCQ

9、I<=0;ELSIF(CLK'EVENTANDCLK='1'THENIF(ENA='1'THENIF(CQI=9THENCQI<=0;CARRY_OUT<='1'ELSECQI<=CQI+1;CARRY_OUT<='0'ENDIF;ENDIF;ENDIF;ENDPROCESS;CQ<=CQI;ENDbehav;(332位锁存器的功能模块图及其源程序图6功能模块图实现方式：LOAD信号上升沿到来时将对输入到内部的CNT10计数信号进行锁存。作用：锁存信号，并将结果输出给SELTIME。该模

10、块的信号仿真图如下：图7仿真波形图源程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYREG32BISPORT(LOAD:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(31DOWNTO0;DOUT:OUTSTD_LOGIC_VECTOR(31DOWNTO0;ENDENTITYREG32B;ARCHITECTUREbehavOFREG32BISBEGINPROCESS(LOAD,DINISBEGINIFLOAD'EVENTANDLOAD='1'THENDOUT<=DIN;ENDIF;ENDPR

11、OCESS;ENDARCHITECTUREbehav;(4数码管扫描的功能模块图及其源程序图8功能模块图作用：锁存信号输出DIN31.0,然后由SELTIME进行扫描输出，当SEL该模块的为”00CW选通第一个CNT10，输出到LED7进行译码输出。依次类推信号仿真图如下：源程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYSELTIMEISPORT(CLK:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(31DOWNTO0;DAOUT:OUTSTD_LOGIC

12、_VECTOR(3DOWNTO0;SEL:OUTSTD_LOGIC_VECTOR(2DOWNTO0;ENDSELTIME;ARCHITECTUREbehavOFSELTIMEISSIGNALSEC:STD_LOGIC_VECTOR(2DOWNTO0;BEGINPROCESS(CLKBEGINIF(CLK'EVENTANDCLK='1'THENIF(SEC="11T'THENSEC<="000"ELSESEC<=SEC+1;ENDIF;ENDIF;ENDPROCESS;PROCESS(SEC,DIN(31DOWNTO0BE

13、GINCASESECISWHEN"000"=>DAOUT<=DIN(3DOWNTO0;WHEN"00T'=>DAOUT<=DIN(7DOWNTO4;WHEN"010"=>DAOUT<=DIN(11DOWNTO8;WHEN"01T'=>DAOUT<=DIN(15DOWNTO12;WHEN"100"=>DAOUT<=DIN(19DOWNTO16;WHEN"10T'=>DAOUT<=DIN(23DOWNTO20;WH

14、EN"110"=>DAOUT<=DIN(27DOWNTO24;WHEN"11T'=>DAOUT<=DIN(31DOWNTO28;WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;SEL<=SEC;ENDbehav;(5七段数码管译码显示的功能模块图及其源程序图10功能模块图作用：将实验结果使用数码管直观的显示出来。该模块的信号仿真图如下:源程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY

15、LED7ISPORT(DIN:INSTD_LOGIC_VECTOR(3DOWNTO0;DOUT:OUTSTD_LOGIC_VECTOR(6DOWNTO0;ENDLED7;ARCHITECTUREbehavOFLED7IS-SIGNALLED7:STD_LOGIC_VECTOR(6DOWNTO0;BEGINPROCESS(DINBEGINCASEDINISWHEN"0000"=>DOUT<="0111111"WHEN"0001"=>DOUT<="0000110"WHEN"0010&q

16、uot;=>DOUT<="1011011"WHEN"0011"=>DOUT<="1001111"WHEN"0100"=>DOUT<="1100110"WHEN"010T'=>DOUT<=”110110T'WHEN”0110”=>DOUT<=”111110T'WHEN"011T'=>DOUT<=”000011T'WHEN”1000”=>DOUT<=”111

17、111T'WHEN"100T'=>DOUT<=”110111T'WHEN”1010”=>DOUT<=”111011T'WHEN"101T'=>DOUT<="1111100"WHEN”1100”=>DOUT<=”011100T'WHEN"110T'=>DOUT<="1011110"WHEN”1110”=>DOUT<=”111100T'WHEN"111T'=>DOUT&l

18、t;=”111000T'WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;ENDARCHITECTUREbehav;(63-8译码器的功能模块图及其源程序图12功能模块图作用：利用3-8译码器将数码管的位选信号选通。该模块的信号仿真图如下：图13仿真波形图源程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYLS138ISPORT(Q:INSTD_LOGIC_VECTOR(2DOWNTO0;D:OUTSTD_LOGIC_VECTOR(7DOWNTO0;ENDLS138;ARCHITECTUREbehavOFLS

19、138ISBEGINWITHQSELECT<="00000001"WHEN"000","00000010"WHEN"001","00000100"WHEN"010","00001000"WHEN"011","00010000"WHEN"100","00100000"WHEN"101","01000000"WHEN"110&

20、quot;,"10000000"wHEN"111","11111111"WHENOTHERS;WITHQSELECTdp<='1'WHEN"001",'0'WHENOTHERS;ENDbehav;六、顶层模块图图14总体设计顶层模块图其中8个十进制计数器模块JSQ的底层模块图如图15所示:图15计数器模块原理图本次课程设计的时钟信号由试验箱上面的20MHz的晶振提供，经过系统时钟和控制模块后分别产生0.05Hz和1kHz的脉冲信号0.05Hz的脉冲信号十进制计数器的使能信号，使

21、计数器统计出待测信号在10s脉宽之间的脉冲数目。再由计数模块将测得的信号传送给数码管显示部分，通过译码模块产生可以在数码管上显示的BCD码。而1kHz是作为数码管动态扫描的频率，由丁人的视觉暂留现象，频率较高时，数码管看起来就是连续发光。本设计中使个位显示为数码管的小数点后面一位，由此实现了频率分辨率为0.1Hz的频率计设计。七、实际电路测试在quartus中将总体项目工程做好后，进行引脚分配和下载。下载成功后，改变输入信号进行测试，测试结果如下：(1) 当输入信号为10.5Hz时，数码管显示10.5Hz(2) 图16输入为10.5Hz当输入信号为10.5Hz时，数码管显示10.5Hz(3)

22、图17输入为100.4Hz当输入信号为888.8Hz时，数码管显示888.8Hz图18输入为888.8Hz结论EDA技术是电子设计的发展趋势，利用EDA工具可以代替设计者完成电子系统设计中的大部分工作。EDA工具从数字系统设计的单一领域，发展到今天，应用范围己涉及模拟、微波等多个领域，可以实现各个领域电子系统设计的测试、设计仿真和布局布线等，这些都是我在这次课设中深刻体会到的。经过这次课程设计，让我真正认识了EDA这门学科，了解到这种方式下的设计方案，硬件电路简洁，集成度高，体现了当今社会所需的先进技术，日后必定在有着广阔的发展空问。通过这次对EDA课程设计的进一步操作，能更好的在QuartusII上进行VHDL程序的编译及各个模块的仿真，虽然在实际操作过程中由丁粗心造成了程序的缺失和错误，但都在老师和同学的帮助下一一解决了。很好地巩固了我们学过的专业知识，使我对数字系统结构也有了更进一步的了解和认识，同时对数据库软件EDA技术、VHDL等系列知