EMP570中文芯片手册

1、翻译源语言：英语目标语言：中文（简体）英语中文德语检测语言中文（简体）英语日语第1章介绍第2章，MAXII架构第3章，JTAG和在系统可编程第4章，热插拔和上电复位MAXII器件第5章，DC和开关特性第6章，参考和订购信息修订历史请参阅每章自己特定的修订历史。有关何时每个章节进行了更新，参阅章修订日期部分，这似乎在完全手册。I-2第I:MAXII器件系列数据表?2008年10月的Altera公司的MAXII器件手册1。介绍介绍瞬时上电，非易失性CPLD的MAX?II系列是基于0.18微米，6layermetal闪存，密度从240至2,210个逻辑单元（LE）（128至2,210相当于宏小区）和

2、8千位的非易失性存储。MAXII器件提供高I/O数量，快速的性能，可靠的配件与其他CPLD架构。MultiVolt核心，用户闪存（UFM）块，并增强系统可编程（ISP）,MAXII器件的设计，以降低operatingrevenue,和功耗，同时提供可编程解决方案的应用，如总线桥接，I/O扩展，上电复位（POR）和顺序控制和设备配置控制。特点MAXIICPLD具有以下特点：低成本，低功耗CPLD瞬时上电，非易失性建筑待机电流低至29A提供快速传播延迟和时钟输出时间修订历史MAXII器件手册?2008年10月的Altera公司UFM阻止8千位的非易失性存储MultiVolt核心，使外部的电源电压为

3、3.3V/2.5V的装置的或1.8VMultiVoltI/O接口，支持3.3-V,2.5-V,1.8-V,1.5-V的逻辑电平总线型结构，其中包括可编程摆率，驱动强度，bushold,和可编程上拉电阻施密特触发器使噪声容限输入（可编程每针）I/O是完全兼容的外围组件互连特别兴趣小组（PCISIG）,PCI本地总线规范，2.2版，3.3-V运行在66MHz的支持热插拔内置的联合测试行动组（JTAG）边界扫描测试（BST）电路符合IEEE标准1149.1-1990ISP电路与IEEE标准兼容。1532MII51001-1.81-2第1章：特点MAXII器件手册?2008年10月的Altera公司表

4、1-1列出了MAXII系列的特性。f对于等效宏单元的更多信息，请参阅MAXII逻辑元件宏单元转换方法白皮书。MAXII和MAXIIG设备是在三种不同速度等级-3,-4和-5,与-3是最快的。同样，MAXIIZ器件提供两种速度等级：-6,-7,-6更快。这些速度等级指整体相对性能，而不是任何特定的时序参数。传播延迟的定时修订历史MAXII器件手册?2008年10月的Altera公司在每个速度等级和密度的号码，请参阅的直流和开关MAXII器件手册特性的篇章。表1-2显示了MAXII器件速度等级的产品。表1-1MAXII系列的特性特点EPM240EPM240GEPM570EPM570GEPM1270

5、EPM1270GEPM2210EPM2210GEPM240ZEPM570ZLE的2405701,2702,210240570典型等效宏单元1924409801700192440等效宏单元范围：1282402405705701,2701,2702,210128240240570的UFM大小（位）8,1928,1928,1928,1928,1928,192最大用户I/O引脚8016021227280160TPD1（NS）（1）4.75.46.27.07.59.0FCNT（兆赫）（2）304304304304152152TSU（NS）1.71.21.21.22.32.2TCO（NS）4.34.54.

6、64.66.56.7表1-1:TPD1代表了一个引脚至引脚延时为最坏的情况下，I/O放置一个完整的对角线跨设备和组合逻辑路径在一个单一的，是相邻的输出引脚的LUT和实验室实施。(1) 最高频率的时钟输入引脚的I/O标准的限制。16位计数器临界延迟，运行速度比这个数。表1-2MAXII的速度等级设备速度等级-3-4-5-6-7EPM240EPM240GVV-EPM570EPM570GVV-EPM1270EPM1270GVV-EPM2210EPM2210GVV-EPM240Z-VV修订历史MAXII器件手册?2008年10月的Altera公司EPM570Z-VV第1章：介绍1-3特点?2008年1

7、0月的Altera公司的MAXII器件手册MAXII器件可提供节省空间的的FineLineBGA，科技的的FineLineBGA,薄型四方扁平封装(TQFP)封装(请参阅表1-3和表1-3)。MAXII器件支持垂直迁移在同一个包(例如，您可以迁移在256针的FINELINEBGA之间的EPM570,EPM1270和EPM2210器件包)。垂直迁移意味着你可以迁移到其专用的设备是相同的引脚和JTAG弓I脚和电源引脚对于一个给定的子集或超集包跨设备的密度。在任何包的最大密度最高电源接脚数量，你必须Insection17出计划的最大密度包中的提供必要的电源引脚迁移。对于I/O弓I脚的迁移跨越密度，交

8、叉引用可用的I/O引脚器件的引脚超时计划密度的封装类型，以确定哪些I/O引脚可以迁移。的Quartus?II软件可以自动交叉引用，并把所有的引脚为您当给定一个设备迁移列表。表1-3MAXII封装和用户I/。引脚设备68针微FINELINEBGA(1)100针微FINELINEBGA(1)100针FINELINEBGA(1)100针TQFP144针TQFP144针微FINELINEBGA(1)256针微FINELINEBGA(1)256针修订历史MAXII器件手册?2008年10月的Altera公司FINELINEBGA324针FINELINEBGAEPM240EPM240G-808080EPM

9、570EPM570G-767676116-160160-EPM1270EPM1270G116-212212-EPM2210EPM2210G204272EPM240Z5480EPM570Z-76-116160-注意表1-3:（1）只适用适用于无铅版本的套件。表1-4。的的FineLineBGA,TQFP,MAXII和科技的FINELINE网络BGA封装尺寸包68针微FINELINEBGA100针微FINELINEBGA100针FINELINEBGA100针TQFP144针TQFP144针微FINELINEBGA256针微FINELINEBGA256针FINELINE修订历史MAXII器件手册?2

10、008年10月的Altera公司BGA324针FINELINEBGA间距（毫米）0.50.510.50.50.50.511面积（平方毫米）253612125648449121289361长X宽（毫米X毫米）5>56忘111116162222归1111171719构1-4第1章：简介参考文献MAXII器件手册?2008年10月的Altera公司MAXII器件具有一个内部线性稳压器，它支持外部3.3V或2.5V的电源电压，调节电源内部工作只接受1.8V电压为1.8VMAXIIG和MAXIIZ器件的外部电源电压MAXIIZ器件的引脚兼容，在与MAXIIG设备上100针科技的FINELINE网络

11、BGA和256针的科技FINELINEBGA封装。以外外部电源电压的要求，MAXII和MAXIIG设备具有相同的插脚引线和时序规范。表1-5显示了外部电源电压MAXII系列的支持。参考文献本章引用文件下列文件：DC和开关特性一章中的MAXII器件手册MAXII逻辑元件宏单元转换方法扩展功能白皮书文档版本历史表1-6显示了这一章的修订历史。表1-5MAXII外接电源电压设备EPM240EPM570EPM1270EPM2210EPM240GEPM570GEPM1270GEPM2210GEPM240ZEPM570Z(1)MultiVolt核心外部电源电压(VCCINT),(2)3.3V,2.5V1.

12、8VMultiVoltI/O接口电压电平(VCCIO),1.5V,1.8V,2.5V,3.3V1.5V,1.8V,2.5V,3.3V表1-5:(1) 只接受MAXIIG和MAXIIZ器件的VCCINT引脚的1.8V,1.8-VVCCINT外部电源为设备的核心。(2) MAXII器件的内部操作在1.8V。表1-6文档版本历史日期和版本修订的变化进行了总结，2008年10月，版本1.8更新“简介”部分。更新了新的文件格式。-2007年12月，version1.7更新了表1-1至表1-5。增加了“参考文献”一节。MAXIIZ信息的更新文件。2006年12月，1.6版添加的文档的修订历史记录-2006

13、年8月，1.5版本次要更新的功能列表-2006年7月版本1.4次要更新的表-第1章：介绍1-5文档版本历史?2008年10月的Altera公司的MAXII器件手册2005年6月，1.3版本更新了表1-1中的时序数-2004年12月，1.2版更新了表1-1中的时序数-2004年6月，1.1版更新了表1-1中的时序数-表1-6文档版本历史日期和版本修订的变化进行了总结，1-6第1章：文档版本历史MAXII器件手册?2008年10月的Altera公司?2008年10月的Altera公司的MAXII器件手册MAXII架构2。介绍本章介绍了MAXII器件的体系结构，并包含以下几个部分： “功能说明”第2

14、-1页“第2-4页的逻辑阵列块”“第2-6页上的”逻辑单元“多轨互连”第2-12页“第2-16页上的”全球信号“用户快闪记忆体区块”第2-18页“MultiVolt内核”在第2-22页第2-23页上的“I/O结构”功能说明MAX?II器件包含一个二维的行和列式架构实现自定义逻辑。行和列的互连提供了信号互连之间的逻辑阵列模块（LAB）。逻辑阵列组成的实验室，10个逻辑单元（LE），每个LAB。一个LE是一个小的逻辑单位提供的用户逻辑功能的有效实施。乳酸菌被分组为在器件两端的行和列。多轨互联提供快速粒状实验室之间的时间延迟。快速路由的LES提供了最低限度的时间延迟，以增加层次的逻辑与全局路由互连结

15、构。MAXII器件的I/O引脚被送入I/。单元（IOE）位于两端的LAB行和列的周围的设备。每个IOE包含一个双向I/O缓冲区的多种的先进性，功能。我/O引脚支持施密特触发器输入和Authoritymay-单端标准，如66兆赫的32位PCI,和LVTTL。MAXII器件提供了一个全局时钟网络。全局时钟网络由4,推动整个器件的全局时钟线，提供所有的时钟内的移动设备的资源。全局时钟的线条也可以用于控制信号如清晰，预置，或输出使能。MII510022.22-2第2章：MAXII架构功能说明MAXII器件手册?2008年10月的Altera公司图2-1显示了MAXII器件的功能框图。每个MAXII器件

16、包含一个闪存块，在其平面布置图。在EPM240的移动设备，该块位于该装置的左侧。EPM570EPM1270和EPM2210器件，闪速存储器块位于左下角的面积的装置。此快闪记忆体储存的大部分被划分为专用配置闪存（CFM）块。CFM块提供非易失性存储可用于所有的SRAM配置信息的。在CFM自动下载和配置的逻辑和I/O上电时，即时操作。f对于上电时配置的更多信息，请参阅热插拔和上电复位MAXII器件一章，MAXII器件手册。MAXII器件内的快闪记忆体的部分被划分为一个小阻止用户数据。该用户闪存（UFM）模块批号提供了8,192位通用的用户存储。UFM提供可编程的端口连接到用于读取和写入的逻辑阵列。

17、此相邻LAB有三个行块，用的列数不同的设备。表2-1显示了劳顾会在每个装置中的行和列的数目，以及EPM570的快闪记忆体领域中的LAB相邻的行和列数，EPM1270,EPM2210设备。长LAB行充分的实验室扩展的行行I/O模块批号从一个侧面相邻的短LAB行的UFM块;作为劳顾会“列的宽度，其长度显示。如图2-1所示，MAXII器件的框图逻辑阵列模块（LAB）多轨互连多轨互连逻辑兀素逻辑元素IOEIOEIOEIOE逻辑元素逻辑元素IOEIOE逻辑元素逻辑元素IOEIOE逻辑元素逻辑元素逻辑元素逻辑元素IOEIOE逻辑元素逻辑元素第2章：MAXII架构2-3功能说明?2008年10月的Alter

18、a公司的MAXII器件手册图2-2显示了一个平面图，MAXII器件。表2-1所示。MAXII器件资源设备UFM块LAB列LAB行龙LAB行总的LAB短LAB行（宽）（1）EPM240164-24EPM57011243(3)57EPM127011673(5)127EPM2210120103(7)221注意表2-1:(1)的长度，宽度是指劳顾会列数。图2-2MAXII器件平面布置图(注1)注意：图2-2:(1)所示的装置中，是一个EPM570装置。EPM1270和EPM2210器件有一个类似的平面布置图，与更多的LAB。EPM240设备，CFM位于设备的左侧和UFM块。UFM座CFM座I/O模块逻

19、辑阵列块/O模块逻辑阵列块GCLK输入2GCLK输入I/O模块2-4第2章：MAXII架构逻辑阵列块MAXII器件手册?2008年10月的Altera公司逻辑阵列块每个实验室由10个LE,LE进位链，LAB控制信号，本地互连，的查找表(LUT)的链，以及寄存器链连接线。有26种可能独特的投入，劳顾会，与另外10个当地的反馈输入线供电的LE输出在同一个LAB。本地互连传输信号的LES同一个实验室。LUT的链连接到相邻的一个LE的LUT的输出传送LE快速连续LUT连接在同一个LAB。寄存器链连接一个LE的寄存器的输出转移到相邻LE的寄存器劳顾会内。的Quartus?II软件内的实验室或相关的逻辑相

20、邻LAB，允许使用的地方，LUT的链，和寄存器链连接性能和面积效率。图2-3显示了MAXII“劳顾会”。LAB器劳顾会的本地互连驱动的LE在同一个实验室。劳顾会本地互连是由行和列互连和LE在输出同一个实验室。相邻劳顾会的，从左侧和右侧，也可以驱动一个LAB的本地互连通过的的DirectLink连接的的DirectLink连接功能最大限度地减少了使用的行和列互连，提供更高的性能和灵活性。每个LE可以驱动30个LE本地和通过快速的的DirectLink互连。图2-4显示的的DirectLink连接。如图2-3所示。，MAXIILAB结构注意：图2-3:（1）从实验室到IOEs附近。的的Direct

21、Link互连从相邻的LAB或IOE的的DirectLink互连到相邻的LAB或IOE行互连列互连LAB局部互连的的DirectLink互连从相邻的LAB或IOE的的DirectLink互连到相邻的LAB或IOE快速I/O连接国际雇主组织（1）快速I/O连接国际雇主组织（1）LE0LE1LE2LE3LE4LE6LE7LE8LE9LE5逻辑元件第2章：MAXII架构2-5逻辑阵列块?2008年10月的Altera公司的MAXII器件手册LAB控制信号每个实验室都包含专门的逻辑驱动控制信号，它的LE。控制信号包括时钟，两个时钟使能，两个异步清除，一个同步清晰，异步预置/负载，同步负载，并加/减控制信

22、号，提供最多10个控制信号在一个时间。虽然同步负载和明确的信号时，一般都采用实施计数器，。CL1也可以用于其他功能。时钟使能信号是联系在一起的。例如，任何LE在一个特定的LAB使用labclkl信号也使用labclkenal。如果实验室使用的上升沿和下降沿一个时钟的边缘，它也使用两个LAB-的范围内的时钟信号。置为无效的时钟在实验室范围内的时钟使能信号关闭。每个实验室可以使用两个异步明确的信号，和一个异步加载/预置信号。默认情况下中，QuartusII软件使用一个非门回推技术达到预设值。如果您禁用非门回推“选项，或指定一个给定的寄存器电高，使用的QuartusII软件，然后使用预设的异步加载输

23、入信号的异步加载数据绑高。随着的宽，LAB-addnsub的控制信号，一个单一的，LE可以实现一比特的加法器和减法。这样可以节省LE资源，提高逻辑功能的性能如相关和有符号乘法器，加法和交替减法取决于数据。劳顾会列时钟3.0,带动全局时钟网络，LAB本地互连产生的实验室范围的控制信号。多轨互联结构驱动LAB局部互连的非全局控制信号的产生。多轨互连固有的低偏移使时钟和控制信号除了数据的分布。图2-5显示了实验室控制信号的产生电路。图2-4。的的DirectLink连接劳顾会的的DirectLink互连向右的的DirectLink互连从正确的实验室或IOE输出的的DirectLink互连从左实验室或

24、IOE输出当地互连的的DirectLink互连左LE0LE1LE2LE3LE4LE6LE7LE8LE9LE5逻辑元件2-6第2章：MAXII架构逻辑单元MAXII器件手册?2008年10月的Altera公司逻辑单元在MAXII架构，LE,逻辑的最小单位是紧凑，并提供先进的功能，利用有效的逻辑。每个LE包含一个4输入LUT,这是一个函数发生器，可以实现任何功能的四个变量。在此外，每个LE包含一个可编程寄存器和进位链进行选择能力。一个单一的LE还支持动态单位加法或减法模式LAB-控制信号选择。每个LE驱动所有类型的互连：本地，行，列，LUT链，寄存器链的的DirectLink互连。看图2-6。如图

25、2-5所示。实验室范围的控制信号labclkena1labclk1labclk2labclkena2asyncload或labpresyncload专用劳顾会列时钟当地互连当地互连当地互连当地互连当地互连当地互连labclr1labclr2synclraddnsub4第2章：MAXII架构2-7逻辑单元?2008年10月的Altera公司的MAXII器件手册每个LE的可编程寄存器可以配置为D,T,JK或SR操作。每寄存器中有数据，真正的异步加载数据，时钟，时钟使能，清晰，异步加载/预置输入。全球信号，通用I/O引脚，或任何LE可以驱动寄存器的时钟和明确的控制信号。无论是通用I/O针或文件可以驱

26、动的时钟使能，预置，异步加载，和异步数据异步加载数据输入来自DATA3输入的LE。为组合功能，LUT输出旁路寄存器和驱动器直接连接到LE输出。每个LE有三个输出，带动地方，行和列的布线资源。"LUT或寄存器输出可以独立地驱动这三个输出。两个LE输出驱动器的列或行的的DirectLink路由连接和一个驱动器本地互连资源。这允许将LUT驱动一个输出，而寄存器驱动一个输出。该寄存器的包装功能，提高了设备的利用率因为该设备可以使用的寄存器和LUT无关的功能。另一特殊包装模式允许寄存器的输出反馈到LUT的相同LE,以便该寄存器扇出自己的LUT包装。这提供了另一种机制，以提高拟合。LE也可以驱除

27、注册和LUT输出的未注册的版本。MAXIILE图2-6。labclk1labclk2labclr2labpre/ALOAD卡里-IN1随身携带IN0劳顾会随身携带时钟和时钟使能选择劳顾会进位进位输出1随身携带OUT0查找表(LUT)的携带链行，列，和的的DirectLink路由行，列，和的的DirectLink路由可编程注册PRN/ALDCLRNDQENA注册绕道满注册选择芯片全复位(DEV_CLRn)labclkenallabclkena2同步加载和逻辑清晰全LAB-同步加载全LAB-同步清除清除/预设/负载逻辑DATA1DATA2DATA3DATA4LUT链路由到下一LE的labclr1本

28、地路由寄存器链产量ADATAaddnsub注册反馈寄存器链路由从以前的LE2-8第2章：MAXII架构逻辑单元MAXII器件手册?2008年10月的Altera公司LUT链和寄存器链除了劳顾会内的三个通用布线输出的LELUT链和寄存器链输出。LUT链连接允许在同一个LUT的劳顾会级联在一起的宽输入功能寄存器链输出允许注册在同一个劳顾会级联在一起。寄存器链输出允许劳顾会使用的LUT,一个单一的组合功能和寄存器被用于一个不相关的移位寄存器实现。这些资源加快连接实验室之间，同时节省了本地互连资源。请参阅“多轨电“第2-12页的更多信息LUT链和寄存器链连接。addnsub信号LE的动态加法/减法器的

29、功能可以节省逻辑资源使用一组个LE执行一个加法器和一个减法器。此功能是由控制LAB-，宽控制信号addnsub的。addnsub信号设置劳顾会执行下列任A+B或A-B的LUT计算加法，减法的计算方法扩展功能是加入2的Entropy作者：张敬码的减法器。劳顾会广泛的信号转换为二进制补充反转B位在实验室内设置进位为1,添加一个最少的有效位（LSB）。的加法器/减法器的LSB（最低位），必须放在第一LE劳顾会自动的的LAB-addnsub信号的设置的进位中为1。的QuartusII编译器会自动将使用加法器/减法器的功能时，使用加法器/减法器的参数化函数。LE操作模式MAXIILE可以工作在以下模式之

30、一：“正常模式”“动态算术模式”每种模式使用不同的LE资源。在每种模式下，有8个可用的输入LE,劳顾会的本地互连四个数据输入，随身携带的IN0和carryin1从以前的LE,劳顾会随身携带在从以前的进位链的实验室，并寄存器链连接到不同的目的地实施所需的逻辑函数。LAB-提供时钟信号，异步清零，异步预置/负载，同步，同步负载，时钟使能控制的寄存器。这些实验室范围内的信号可在所有LE模式下。“addnsub控制信号是允许的运算模式。的QuartusII软件结合使用参数化的功能，例如图书馆参数化模块（LPM）功能，自动选择合适的常见的功能，如计数器，加法器，减法器和算术模式功能。第2章：MAXII架

31、构2-9逻辑单元普通模式正常模式是适用于通用逻辑应用和组合功能。在正常模式下，四个数据输入劳顾会的本地互连一个四输入LUT的输入（参见图2-7）。的QuartusII编译器自动选择进位或到LUT的输入信号作为一个数据3。每个LE可以使用LUT链连接，以推动其组合直接输出到下LE劳顾会。异步加载数据的寄存器来自DATA3输入的LE。LE的包装在正常模式下支持寄存器。动态算术模式动态的的算术模式是理想的执行加法器，计数器，的累加器，广泛的奇偶校验功能，和比较器。LE动态算术模式采用四2输入LUT配置是一个动态的加法/减法器。第一两个2输入LUT计算根据一个可能的进行中的1或0的两个求和其他两个LU

32、T的两个连锁的进位选择电路产生进位输出。如图2-8所示，劳顾会进行信号选择进IN0携带-IN1链。所选链的逻辑电平又决定平行的总和产生输出作为组合或注册。例如，当执行一个加法器，输出的总和是选择两个可能的计算金额：DATA1DATA2+进行IN0或DATA1DATA2+进行第1图2-7LE在正常模式注意：图2-7:DATA14输入LUTDATA2DATA3CIN（从COUT以前的LE）DATA4addnsub（LAB广）钟（LAB广）ENA（LAB宽）ACLR（LAB宽）ALOAD（劳顾会广）ALD/PRECLRNeQENAADATAsclear（劳顾会广）SLOAD（劳顾会广）寄存器链连接L

33、UT链连接注册链输出行，列和的的DirectLink路由行，列和的的DirectLink路由本地路由注册会员留言反馈（1）2-10第2章：MAXII架构逻辑单元MAXII器件手册?2008年10月的Altera公司其他两个LUT使用DATA1和DATA2的信号，以产生两个可能的携带信号：一个用于进位的1,而另一个为一个进位的0。随身携带的IN0信号行为进进OUT0输出选择和随身携带的第1行为的carryselect进OUT1输出。LE的运算模式中可以驱除注册和未注册的版本的LUT的输出。动态算术模式还提供了时钟使能，计数器使能，同步向上/向下控制，同步清零，同步负载，和动态加法器/减法器的选项

34、。劳顾会的本地互连数据输入产生计数器使能和同步上/下控制信号。同步清晰和同步加载选项LAB-信号影响的所有寄存器劳顾会的QuartusII软件会自动将不使用任何寄存器计数器到其他实验室。addnsubLAB-信号控制是否LE作为一个加法器或减法器。进选择连锁随身携带的选择链提供了一个非常快速的进行功能选择的LES动态算术模式。随身携带的选择链使用随身携带的冗余计算增加的速度进功能的LE被配置为计算一个输出可以随身携带的0和1并行。随身携带的IN0和随身携带的第1通过并行信号从较低阶位前馈入的高阶位进位链和送入的LUT和进位链的下一个部分。Carryselect链就可以开始在实验室内的任何LE。

35、图2-8LE动态算术模式注意：图2-8:LE。（1）addnsub信号被连接到的进位输入端只有一个进位链的第DATA1的LUTDATA2DATA3addnsub（劳顾会广）钟（LAB广）ENA（LAB宽）ACLR（LAB宽）ALD/PRECLRNeQENAADATA寄存器链连接LUTLUTLUT随身携带OUT0进位输出1劳顾会随身携带随身携带IN0卡里-IN1（1）sclear（劳顾会广）SLOAD（劳顾会广）LUT链连接注册链输出行，列和直接链接路由行，列和直接链接路由本地路由ALOAD（劳顾会广）注册会员留言反馈第2章：MAXII架构2-11逻辑单元进选择链的速度优势是在平行的预计算的进位

36、链。因为该实验室进行的选择预计算进位链，不是每个LE在关键路径。只有LAB之间的传播延迟进行发电（LE和LE10），现在的关键路径的一部分。此功能允许MAXII架构，以实现高速计数器，加法器，乘法器，奇偶校验功能，和比较器的任意宽度。图2-9显示了在劳顾会的10位全加器进行选择电路。一的LUT生成部使用输入信号和两个比特的总和适当携带位被路由到的LE的输出的总和。该寄存器可以绕过简单的加法器或累加器功能的另一部分的LUT产生进位。一个LAB-进位位选择哪条链是用于此外，给定的输入。随身携带的信号，每个链，随身携带的IN0或进行第1，选择随身携带的进位信号的nexthigher序位的最后的进位输

37、出信号被路由到一个LE,在那里它被馈送到本地行或列的互连。图2-9。进选择连锁LE3LE2LE1A1LE0B1A2B2A3B3A4B4SUM1SUM2SUM3SUM4LE9LE8LE7A7LE6B7A8B8A9B9A10B10Sum7A6LE5B6Sum6A5LE4B5Sum5Sum8Sum9Sum100101劳顾会随身携带劳顾会进位LUTLUTLUTLUTDATA1劳顾会随身携带DATA2随身携带IN0卡里-IN1随身携带OUT0进位输出1总和返回页首相邻的LAB2-12第2章：MAXII架构多轨互连MAXII器件手册?2008年10月的Altera公司的QuartusII软件在设计过程中自

38、动创建进位链逻辑处理，或者你可以手动创建？它在设计过程中进入。参数LPM函数的功能，如自动进位链的优势相应的功能。的QuartusII软件创建？进位链长度超过10个LE,连接相邻实验室在同一行，自动的结合在一起。进位链可以水平延伸到一个完整的LAB行，但不延伸之间劳顾行。清零和预设功能的逻辑控制LAB-信号控制寄存器的逻辑清晰，预置信号。勒直接支持异步清零和预置功能。注册预设实现通过异步一个逻辑高的负载。MAXII器件支持同时的预置/异步加载和明确的信号。一个异步清零信号的优先顺序，如果两个信号同时被断言。每个LAB最多可支持2清除和一个预设的信号。除了明确和预设的端口，MAXII器件提供了一

39、个芯片全复位引脚(DEV_CLRn)，复位所有器件中的寄存器。在compile-之前在选项设置在的QuartusII软件控制该引脚。该芯片全复位覆盖所有其他控制信号，并使用其自己的专用布线资源（也就是，它不使用任何四个全球性的资源）。上电时或之前推动这一信号释放内清除的设计，防止用户模式。这使您可以控制被释放时，明确的设备刚刚启动的。如果其chipwide未设置复位功能，DEV_CLRn的引脚是一个普通的I/O引脚。默认情况下，所有的寄存器被设置为在MAXII器件功率，低。然而，这电状态，可以进入设计过程中使用的各个寄存器的设置为“高”在的QuartusII软件。多轨互连MAXII架构，文件，

40、UFM和设备之间的连接的I/O引脚多轨互联结构中所提供的多轨互联由连续的性能优化布线的线间和intradesign模块之间连接的QuartusII编译器会自动将关键设计速度更快的互连路径，以提高设计的性能。多轨互连由行和列互连，跨度固定的距离。资源的所有设备具有固定的长度允许的路由结构可预见的和短的延迟，逻辑电平之间，而不是大的延迟与全球或长走线专用行互连路由信号和在同一行内的“劳顾会”。这些行的资源包括：的的DirectLink实验室之间的互连R4互连向左或向右穿越四个实验室有关说明互连允许劳顾会开车到其本地互连左，右的邻居。有关说明互连提供了快速的通信相邻LAB之间的和/或不使用行互连资源

41、块。第2章：MAXII架构2-13多轨互连?2008年10月的Altera公司的MAXII器件手册R4的互连跨度4实验室和用于快速行连接在一个四劳顾会的地区。每个实验室都有自己的一套R4互连驱动或左或右。图2-10显示了从劳顾会的R4互连连接。R4互连可以驱动和将推动行IOEs。对于实验室的接口，一个主要的实验室或水平劳顾会的邻居可以驱动一个给定的R4互连。对于R4互连接口，驱动器正确的，主劳顾会和右邻驱动的互连。对于R4器，驱动器的左侧，主劳顾会和其左邻驱动互连。R4互连可以带动其他R4互连延长他们可以驾驶的LAB范围。R4互连也可以驾驶C4互连从一行到另一连接。该柱互连的操作类似的行互连的每一列实验室是一个专门列互连，垂直路由信号提供和的劳顾会和行和列IOEs的的这些列的资