《数字系统设计》总复习题

1、数字系统设计复习题、选择题1. 一个项目的输入输出端口是定义在。A.实体中B.结构体中C.任何位置D.进程体2. 描述项目具有逻辑功能的是。A.实体B.结构体C.配置D.进程3. 关键字ARCHITECTUR义的是。A.结构体B.进程C.实体D.配置4. MAXPLUSII中编译VHD酶程序时要求。A.文件名和实体可以不同名B.文件名和实体名无关C.文件名和实体名要相同D.不确定5. 1987标准的VHD用言对大小写是。A.敏感的B.只能用小写C.只能用大写D.不敏感6 .关于1987标准的VHDLf言中，标识符描述正确的是。A.必须以英文字母开头B.可以使用汉字开头C.可以使用数字开头D.任

2、何字符都可以7 .关于1987标准的VHDLi吾言中，标识符描述正确的是。A.下划线可以连用B.下划线不能连用C.不能使用下划线D.可以使用任何字符8 .符合1987VHD曲准的标识符是。A.A_2B.A+2C.2AD.229 .符合1987VHD曲准的标识符是。A.a_2_3B.a_2C.2_2_aD.2a10 .不符合1987VHD曲准的标识符是。A.a_1nB.a_in_2C.2_aD.asd_111.不符合1987VHD曲准的标识符是。A.a2b2B.a1b1C.ad12D.%5012. VHDLf言中变量定义的位置是。A.实体中中任何位置B.实体中特定位置C.结构体中任何位置D.结构

3、体中特定位置13. VHDL吾言中信号定义的位置是。A.实体中任何位置B.实体中特定位置C.结构体中任何位置D.结构体中特定位置14. 变量是局部量可以写在。A.实体中B.进程中C.线粒体D.种子体中15. 变量和信号的描述正确的是。A.变量赋值号是:=B.信号赋值号是:=C.变量赋值号是v=D.二者没有区别16.变量和信号的描述正确的是B. 信号可以带出进程A. 变量可以带出进程17.关于VHDLB据类型，正确的是A.运算C. 数据类型相同或相符就可以运算18. 下面数据中属于实数的是A. 4.2B. 3C. 119. 下面数据中属于位矢量的是A. 4.2B. 3C. 120.关于VHDLB

4、据类型，正确的是A.C. 用户可以定义任何类型的数据21. 可以不必声明而直接引用的数据类型是C. 信号不能带出进程D.二者没有区别。数据类型不同不能进行运算B.数据类型相同才能进行D. 运算与数据类型无关。D.“11011”。E. “11011”。用户不能定义子类型B.用户可以定义子类型D.前面三个答案都是错误的A.STD_LOGICB.STD_LOGIC_VECTORC.BIT笠面三个答案都是错误的22. STD_LOGIG_116中定义的高阻是字符。A.XB.xC.zD.Z23. STD_LOGIG_116中字符H定义的是。A.弱信号1B.弱信号0C.没有这个定义D.初始值24. 使用S

5、TD_LOGIG_116使用的数据类型时。A.可以直接调用B.必须在库和包集合中声明C.必须在实体中声明D.必须在结构体中声明25. 关于转化函数正确的说法是。A.任何数据类型都可以通过转化函数相互转化B.只有特定类型的数据类型可以转化C.任何数据类型都不能转化D.前面说法都是错误的26. VHDLH算符优先级的说法正确的是。A.逻辑运算的优先级最高B.关系运算的优先级最高C.逻辑运算的优先级最低D.关系运算的优先级最低27. VHDLH算符优先级的说法正确的是。A.NOT的优先级最高B.AND和NOTH于同一个优先级C.NOT的优先级最低D.前面的说法都是错误的28. VHDLH算符优先级的

6、说法正确的是。A.括号不能改变优先级B.不能使用括号C.括号的优先级最低D.括号可以改变优先级29. 女口果a=1,b=0，则逻辑表达式(aANDb)OR(NOTbANDa)的值是A.0B.1C.2D.不确定30. 关于关系运算符的说法正确的是。A.不能进行关系运算B.关系运算和数据类型无关C.关系运算数据类型要相同D.前面的说法都错误31. 转换函数TO_BITVECTOR(A勺功能是。A.将STDLOGIC_VECTOR为BIT_VECTORB.将REAL转换为BIT_VECTORC.将TIME转换为BIT_VECTORD.前面的说法都错误32. VHDL中顺序语句放置位置说法正确的是。A

7、.可以放在进程语句中B.可以放在子程序中C. 不能放在任意位置D. 前面的说法都正确33. 不属于顺序语句的是A.IF语句LOOPf句C.PROCESSg句D.CASEf句34. 正确给变量X赋值的语句是。A.X=A+B;B.X:=A+b;C.X=A+B;D.前面的都不正确35. EDA的中文含义是。A.电子设计自动化B.计算机辅助计算C.计算机辅助教学D.计算机辅助制造36. 可编程逻辑器件的英文简称是。A.FPGAB.PLAC.PALD.PLD37. 现场可编程门阵列的英文简称是。A.FPGAB.PLAC.PALD.PLD38. 基于下面技术的PLD器件中允许编程次数最多的是A.FLASH

8、B.EEROMC.SRAMD.PROM39. 在EDA中，ISP的中文含义是。A.网络供应商B.在系统编程C.没有特定意义D.使用编程器烧写PLD芯片40. 在EDA中，IP的中文含义是A.网络供应商B.在系统编程C.没有特定意义D.知识产权核41. EPF10K20TC144-4M有多少个管脚A.144个B.84个C.15个D.不确定42. EPF10K20TC144-湍件，如果X的值越小表示A.器件的工作频率越小B.器件的管脚越少C.器件的延时越小D.器件的功耗越小43. 如果a=1,b=1，则逻辑表达式(aXOFb)OR(NOTbANDa)的值是A.0B.1C.2D.不确定44. 执行下

9、列语句后Q的值等于。SIGNALE:STD_LOGIC_VECTOR(2TO5);SIGNALQ:STD_LOGIC_VECTOR(9DOWNTO2);E1,4=O,OTHERS=T);QE(2),4=E(3),5=1,7=E(5),OTHERS=E(4);A.“11011011”B.“00101101”C.“11011001”D.“00101100”45. VHDL本编辑中编译时出现如下的报错信息Error:VHDLsyntaxerror:signaldeclarationmusthave;,butfoundbegininstead.其错误原因是A.信号声明缺少分号。B.错将设计文件存入了根

10、目录，弁将其设定成工程。C.设计文件的文件名与实体名不一致。D.程序中缺少关键词。46. VHDL本编辑中编译时出现如下的报错信息Error:VHDLsyntaxerror:choicevaluelengthmustmatchselectorexpression_rvaluelength其错误原因是。A.表达式宽度不匹配。B.错将设计文件存入了根目录，弁将其设定成工程。C.设计文件的文件名与实体名不一致。D.程序中缺少关键词。47. MAX+PLUSII的设计文件不能直接保存在。A.硬盘B.根目录C.文件夹D.工程目录48. MAXPLUS IIA. ALTERAC. LATTICE49. M

11、AXPLUS IIA.文本输入C.波形输入是哪个公司的软件B.ATMELD.XILINX不支持的输入方式是B.原理图输入D.矢量输入50. MAXPLUSII中原理图的后缀是A.DOCB.GDFC.BMPD.JIF51.在一个VHD及计中Idata是一个信号，数据类型为std_logic_vector,试指出下面那个赋值语句是错误的。A. idata=00001111”；B. idata=b0000_1111”；C. idata=XABD. idata=B21；52 .在VHDL吾言中，下列对时钟边沿检测描述中，错误的是。A.ifclkeventandclk=1thenB.iffalling_

12、edge(clk)thenC.ifclkeventandclk=0thenD.ifclkstableandnotclk1then53 .下面对利用原理图输入设计方法进行数字电路系统设计的描述中，那一种说法是不正确的。A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B.原理图输入设计方法一般是一种自底向上的设计方法；C.原理图输入设计方法无法对电路进行功能描述D.原理图输入设计方法也可进行层次化设计。54.数据类型为面哪个赋值语句是正确的A. idata:=32;B. idata=16#A0#;C. idatasetprojecttocurrentfileB.assignpi

13、n/locationchipC.nodeenternodefromSNFD.filecreatedefaultsymbol61.在EDA1具中，能将硬件描述语言转换为硬件电路的重要工具软件称D. 下载器A.仿真器B.综合器C.适配器62. VHD戊本编辑中编译时出现如下的报错信息Error:CantopenVHDL“WOKR其错误原因是。A. 错将设计文件的后缀写成.tdf，而非.vhd。B. 错将设计文件存入了根目录，并将其设定成工程。C. 设计文件的文件名与实体名不一致。D. 程序中缺少关键词。作用63. 在VHD闻CASE语句中，条件句中的“=不是操作符号，它只相当于A.IFB.THEN

14、C.ANDD.OR64. 下面哪一条命令是MAXPLUSII软件中引脚锁定的命令。A.filesetprojecttocurrentfileBnodeenternodefromSNFC.assignpin/locationchipD.filecreatedefaultsymbol65. 下列关于信号的说法不正确的是。A.信号相当于器件内部的一个数据暂存节点。B. 信号的端口模式不必定义，它的数据既可以流进，也可以流出。C. 在同一进程中，对一个信号多次赋值，其结果只有第一次赋值起作用。D. 信号在整个结构体内的任何地方都能适用。66. 下面哪一个可以用作VHDL中的合法的实体名。A.ORB.V

15、ARIABLEC.SIGNALD.OUT167. VHD戊本编辑中编译时出现如下的报错信息Error:mux21.tdf:TDFsyntaxerror.其错误原因是。A. 错将设计文件的后缀写成.tdf而非.vhd。B. 错将设计文件存入了根目录，并将其设定成工程。C. 设计文件的文件名与实体名不一致。D. 程序中缺少关键词。68. 下列关于变量的说法正确的是。A. 变量是一个局部量，它只能在进程和子程序中使用。B. 变量的赋值不是立即发生的，它需要有一个S延时。C. 在进程的敏感信号表中，既可以使用信号，也可以使用变量。D. 变量赋值的一般表达式为：目标变量名NULj。C. CASE吾句中的

16、选择值只能出现一次，且不允许有相同的选择值的条件语句出现D. CASE吾句执行必须选中，且只能选中所列条件语句中的一条。A.=:B.=C. =70 . VHDL中，为目标变量赋值符号是71 .在VHDL中,可以用语句A. clock eve ntC. clock= OD.:=表示检测 clock 下降沿。B. clock event and clock= 1D. clock event and clock= O72. 在VHD闻FOR_LO画句中的循环变量是一个临时变量，属于量，事先声明。A. 必须B. 不必C. 其类型要 D. 其属性要LOO骷句的局部73.语句” FOR I IN 0 TO

17、 7 LOOP ”定义循环次数为A.8B.7 C.OD.1在VHDL中, 次。74.组成的。A. 顺序B. 顺序和并行C. 并行在VHDL中，PROCE躇构内部是由 语句D.任何75.A.Creat Default Symbol执行MAX+PLUSII的 命令，可以对设计的电路进行仿真。B.CompilerC.SimulatorD.P rogrammer76.A. 顺序B.顺序和并行C.并行在VHDL中，PROCES身是 语句D. 任何A.gdfB.scfC.sysD.tdf77 .下面哪一个是VHDL中的波形编辑文件的后缀名78 .在元件例化语句中，用符号实现名称映射，将例化元件端口声明语句

18、中的信号与PORTMA()中的信号名关联起来。A.=B.:=C.再加敏感信号，否则则79 .在VHDL中，含WAIT语句的进程PROCE的括弧中是非法的。A. 可以B. 不能C.必须D.有时可以80 .在MAX+PLUSIIB成环境下为图形文件产生一个元件符号的主要作用A.综合B.编译C.仿真D.被高层次电路设计调用81 .在MAX+PLUSI比具软件中，完成网表提取、数据库建立、逻辑综合、逻辑分割、适配、延时网表提取和编程文件汇编等操作，并检查设计文件是否正确的过程称为。A.编辑B.编译C.综合D.编程82 .VHDL本编辑中编译时出现如下的报错信息Error:VHDLDesignFile“

19、mux21mustcontainanentityofthesamename其错误原因是。A. 错将设计文件的后缀写成.tdf而非.vhdB. 错将设计文件存入了根目录，并将其设定成工程。C. 设计文件的文件名与实体名不一致。D. 程序中缺少关键词。83 .执行下列语句后Q的值等于。SIGNALE:STD_LOGIC_VECTOR(2TO5);SIGNALQ:STD_LOGIC_VECTOR(9DOWNTO2);EO,4=O,OTHERS=1);qe(2),4=e(3),5=1,7=e(5),others=e(4);A.“11011011”B.“00110100C.“11011001”D.“00

20、10110084 .综合是ED峻计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，是错误的。A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。D. 综合是纯软件的转换过程，与器件硬件结构无关；D.16#E#E185 .关于VHDL中的数字，请找出以下数字中数值最小的一个:A.2#1111_1110#B.8#276#C.10#17

21、0#86 .以下对于进程PROCES勺说法，正确的是：A. 进程之间可以通过变量进行通信B. 进程内部由一组并行语句来描述进程功能C. 进程语句本身是并行语句D. 一个进程可以同时描述多个时钟信号的同步时序逻辑87 .进程中的信号赋值语句，其信号更新是A. 按顺序完成；B. 比变量更快完成；C. 在进程的最后完成；D. 以上都不对。88.请找出以下数字中最大的一个：关于VHDL中的数字,A. 2#1111_1110#B. 8#276#C. 0#170#D. 6#E#E189.VHDL吾言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述。A. 器件外部特性；B.

22、器件的内部功能；C. 器件的综合约束；E.器件外部特性与内部功能。90.是不合法的标识符。A.StateOB.9moonC.Not_Ack_0D.signail在VHD叶，IF表达式构成。D. INTEGER91.语句中至少应有1个条件句，条件句必须由A.BITB.STD_LOGICC.BOOLEAN不能将信息带出对它定义的当前设计单元。92 .在VHDL中A.信号B.常量C.数据D.变量93 .在VHDL中，为定义的信号赋初值，应该使用符号A.=:B.=C.:=D.=94 .在VHDL中，一个设计实体可以拥有一个或多个A.设计实体B.结构体C.输入D.输出95 .执行下列语句后Q的值等于SI

23、GNALE:STD_LOGIC_VECTOR(2TO5);SIGNALQ:STD_LOGIC_VECTOR(9DOWNTO2);E1,4=1,OTHERS=O);qe(2),4=e(3),5=1,7=e(5),others=e(4);A.“11011011”B.“00110100C.“11011001”D.“00101100STD_LOGIC勺数据类型中是96 .在VHDL的IEEE标准库中，预定义的标准逻辑位用表示的。A.小写字母和数字B.大写字母数字C.大或小写字母和数字D.全部是数字命令，可以为设计电路建立一个元件符号。C.compiler D.timing analyzer97 .执行

24、MAX+PLUSII的A.createdefaultsymbolB.simulator98.在VHDL中，条件信号赋值语句A.并行和顺序B.顺序C.WHEN_ELSI于并行D.不存在的语句。99.在VHD闻IEEE标准库中，预定义的标准逻辑数据STD_LOGI0F种逻辑值。A.2B.3C.9D.8100. 一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序成为。A.设计输入B.设计输出C.设计实体D.设计结构:、填空题(1) 在下面横线上填上合适的vhdl关键词，完成2选1多路选择器的设计。libraryieee;useieee.std_logic_1164.all;m

25、ux21isport(sel:instd_logic;a,b:instd_logic;q:outstd_logic);endmux21;bhvofmux21isbeginq=awhensel=1elseb;endbhv;(2) 在下面横线上填上合适的语句，完成bcd-7段led显示译码器的设计。libraryieee;useieee.std_logic_1164.all;entitybcd_7segisport(bcd_led:instd_logic_vector(3downto0);ledseg:outstd_logic_vector(6downto0);endbcd_7seg;archit

26、ecturebehaviorofbcd_7segised=0001 thenbeginprocess(bcd_led)ifbcdl_led=0000thenledseg=0111111;elsifbedledseg=0000110;elsifbcd_led=0010thenledseg=elsifbcd_led=0011thenledseg=1001111;elsifbcd_led=0100thenledseg=1100110;elsifbcd_led=0101thenledseg=1101101;elsifbeded=0110thenledseg=1111101;elsifbeded=011

27、1thenledseg=0000111;elsifbeded=1000thenledseg=1111111”;elsifbeded=1001thenledseg=1101111;elseledseg=endif;endprocess;endbehavior;（三）在下面横线上填上合适的语句，完成数据选择器的设计。libraryieee;useieee.std_logic_1164.all;entitymux16isport(dO,d1,d2,d3:instd_logic_vector(15downto0);sel:instdogic_vector(downto0);end;y:outstd_l

28、ogic_vector(15downto0);architectureoneofmux16isbeginwithselecty=dOwhen00,diwhen01,end;d2d3when10,whenjk触发器的设计。inputoutputpsetclrclk厂kq|01xkI|1|10xkI10I00xx|k1|不定11上升沿01f11I011上升沿门1|01|111上升沿11|11|翻转|11上升沿01bl|保持（四）在下面横线上填上合适的语句，完成说明：设计一个异步复位/置位jk触发器，其真值表如下:libraryieee;useport(pset,clr,clk,j,kieee.st

29、d_logic_1164.all;:instd_logientityjkfflis:outstd_logic);endjkffl;architecturemaxpldofjkfflissignaltemp:std_logic;beginprocess(pset,clr,clk)beginif(pset=0andclr=1)thentemp=1;elsif(pset=1andclr=0)thentemp=0;elsif(pset=0andclr=0)thennull;(clkeventandclk=1)then(j=0andk=0)thentemp=temp;elsif(j=0andk=1)th

30、entemp=0;end ;elsif(j=1andk=0)thentemp=1;elsif(j=1andk=1)thentemp=endif;endif;endprocess;q=temp;（五）在下面横线上填上合适的语句，完成计数器的设计。说明：设电路的控制端均为高电平有效，时钟端clk,电路的预置数据输入端为4位d,计数输出端也为4位q，带同步始能en、异步复位clr和预置控制ld的六进制减法计数器。libraryieee;useiueseee.std_logic_1164.all;iueseeei.estede_.lsotgdi_cl_oagricit_h.uanllsige;nned

31、ti.tayllc;nt6issport(en,clr,ld,clk:instd_logic;d:instd_logic_vector(3downto0);q:outstdogic_vector(3downto0);endcnt6;architecturebehaofcnt6issignalqtemp:std_logic_vector(3downto0);beginprocess(clk,clr,ld)-clr=1 清零- 判断是否上升沿- 判断是否置位- 判断是否允许计数等于0，计数值置5- 否则，计数值减110 ”则转为下一状态，否则输beginifclr=1thenqtemp=0000;

32、elsif(clkeventandclk=1)thenifld=1thenqtemp=;elsifen=1thenifqtemp=0000thenqtemp=elseqtemp=;_endif;endif;endif;q=qtemp;endprocess;endbeha;（六）在下面横线上填上合适的语句，完成状态机的设计。明：设计一个双进程状态机，状态0时如果输入”出”1001”；状态1时如果输入”11”则转为下一状态，否则输出”0101”；状态2时如果输入”01”则转为下一状态，否则输出”1100”；状态3时如果输入”00”则转为状态0,否则输出”0010”。复位时为状态0。libraryi

33、eee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitymoore1isport(datain:instd_logic_vector(1downto0);clk,rst:instd_logic;q:outstd_logic_vector(3downto0);end;architectureoneofmoore1is-定义typest_typeis(st0,st1,st2,st3);signalcst,nst:st_type;q1:std_logic_vector(3个信号(现态和次态)signal0);beginr

34、eg:rst)cst=进程beginifrst=1then位为状态0elsifclkeventandclk=1thencstifdatain=10thennst=st1;elsenstifdatain=11thennst=st2;elsenstifdatain=01thennst=st3;4个状态-定义两downtoprocess(clk,-主控时序-异步复-现态cstq1=1001;endq1=0101;endq1=1100;endelsenst=st2;if;elsenq1ifdatain=00thennst=stO;st=st3;if；endprocess;q=q1；end;(7) 在下

35、面横线上填上合适的语句，完成减法器的设计。由两个1位的半减器组成一个1位的全减器-1位半减器的描述libraryieee;useieee.std_logic_1164.all;entityhalf_subisport(a,b:instd_logic;diff,cout:outstd_logic);endhalf_sub;architectureartofhalf_subisbegincout=;-借位diff=;-差end;-1位全减器描述libraryieee;useieee.std_logic_1164.all;entityfalf_subisport(a,b,cin:instd_logi

36、c;diff,cout:outstd_logic);endfalf_sub;architectureartoffalf_subiscomponenthalf_subport(a,b:instd_logic;diff,cout:outstd_logic);endcomponent;t0,t1,t2:stdogic;begin,t2);u1:half_subportmap(a,b,，；u2:half_subportmap(t0,cout=end;说明：占空比为 1: 2 的 8 分频器(8) 在下面横线上填上合适的语句，完成分频器的设计。libraryieee;useieee.std_logic_

37、1164.all;useieee.std_logic_unsigned.all;entityclkdiv8_1to2isport(clk:instd_logic;clkout:outstd_logic);endclkdiv8_1to2;architecturetwoofclkdiv8_1to2issignalcnt:std_logic_vector(1downto0);signalck:std_logic;beginprocess(clk)beginifrising_edge(henifcnt=11thencnt=00;ck=;elsecnt=;endif;endif;clkout=ck;en

38、dprocess;end;60 进制减计(九)在下面横线上填上合适的语句，完成数器的设计。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycountisport(clk:instd_logic;h,l:outstd_logic_vector(3downto0);endcount;architecturebhvofcountisbeginprocess(clk)variablehh,ll:std_logic_vector(3downto0);beginif11=0andhh=0thenhh:=

39、0101;ll:=1001;elsifll=0thenll:=hh:=elsell:=endif;endif;h=hh;l=ll;endprocess;endbhv;(十)在下面横线上填上合适的语句，完成4-2优先编码器的设计。libraryieee;useieee.std_logic_1164.all;entitycode4isport(a,b,c,d:instd_logic;y0,y1:outstd_logic);endcode4;architecturecode4ofcode4issignalddd:std_logic_vector(3downto0);signalq:std_logic

40、_vector(downto0);beginddd=;process(ddd)beginif(ddd(0)=0)thenq=11;elsif(ddd(1)=0)thenq=10;elsif(ddd(2)=0)thenq=01;elseq=00;endif;y1=q(0);y0=q(1);endcode4;(十八一)在下面横线上填上合适的语句，完成10位二进制加法器电路的设计libraryieee;useieee.std_logic_1164.all;useieee.std_logic.all;entityadder1isport(a,b:instd_logic_vector(9downto0)

41、;cout:outstd_logic;sum:outstd_logic_vector(9downto0);end;architecturejgofadder1issignalatemp:std_logic_vector(10downto0);signalbtemp:std_logic_vector(10downto0);signalsumtemp:std_logic_vector(downto0);beginatemp=0&a;btemp=0&b;sumtemp=;sum=sumtemp(9downto0);coutqoutqoutqoutn ull;-左移一位dow ntoend if;en

42、d process;end art;（十三 ） 在下面横线上填上合适的语句，完成计数器的设计。说明：设计一个带有异步复位和时钟使能的一位八进制加法计数器（带进位输出端） library ieee;use ieee.std _lo gic_1164.all;use ieee.std_logic_ un sig ned.all; en tity cnt8 iscqport (clk,rst,e n : in std_logic;std_logic_vector( dow nto 0);cout : out std_logic);end cn t8;architecture behav of cnt

43、8 is beginprocess(clk, rst, en)cqi : std_logic_vector(2 dow nto 0);beginif rst = 1 then cqi := 000”； clkeve ntnifenthe nif cqithen cqi :=;elsecqi :=and clk=1 theout1111end if;end if;ifcqielsecout = 0;111 end if;thencout=endif;=cqcqi;endprocess;endbehav;(十四)在下面横线上填上合适的语句，完成序列信号发生器的设计。说明：已知发送信号为100110

44、10,要求以由高到低的序列形式一位一位的发送，发送开始前及发送完为低电平。libraryieee;useieee.std_logic_1164.all;entityxulieisport(res,clk:instd_logic;y:outstd_logic);end;architecturearchofxulieissignalreg:std_logic_vector(7downto0);beginprocess(clk,res)beginif(ceventandclk=1)thenlkifres=1theny=0;reg=;-同步复位，弁加载输入elsey=一高位输出reg=;-左移，低位补0endif;endif;endprocess;end;（十五）在下面横线上填上合适的语句，完成数据选择器的设计。说明：采用元件例化的设计方法，先设计一个2选1多路选择器，再使用3个2选1多路选择器构成一个4选1多路选择器。libraryieee;-2选1多路选择器的描述useieee.std_logic_1164.all;entitymux21isport（a,b,sel:instd_l