4位全加器实验报告

1、四位全加器11微电子黄跃 21【实验目的】采用modelsim集成开发环境，利用verilog 硬件描述语言中行为描述模 式、结构描述模式或数据流描述模式设计四位进位加法器。【实验内容】加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行 进位和串行进位方式。并行进位加法器设有并行进位产生逻辑， 运算速度快；用 行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法 器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器 的资源占用差距也会越来越大。实现多位二进制数相加的电路称为加法器，它能解决二进制中1+ 1= 10的功 能（当然还有0+0、0+

2、 1、1 + 0）.【实验原理】全加器除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图 4为全 加器的方框图。图5全加器原理图。被加数A、加数B从低位向本位进位C-1作 为电路的输入，全加和 S与向高位的进位C作为电路的输出。能实现全加运算 功能的电路称为全加电路。全加器的逻辑功能真值表如表2中所列。信号输入端信号输出端ABCSiC0000000110010100110110010101011100111111Bi（加效）MH仇miT表2全加器逻辑功能真值表图5全加器原理图图9四位全加器原理图图4全加器方框图多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称用行进位，其逻

3、辑电路简单，但速度也较低四位全加器如图9所示，四位全加器是由半加器和一位全加器组建而成:【实验步骤建立新工程项目:打开modelsim软件，进入集成开发环境，点击 File -New project建立f 亦忡向高位雄*至加和）qq-彼加威J口"爆位向本位进位:义力盯:4 |,|QJQ个工程项目adder_4bit。建立文本编辑文件：点击File - New在该项目下新建Verilog源程序文件并且输入源程序。(2)编译和仿真工程项目：在verilog 主页面下，选择Compile Compile All或点击工具栏上的按钮 启动编译，直到project出现status栏全勾，即可进

4、行仿真。选择simulate - start simulate 或点击工具栏上的按钮开始仿真，在跳出 来的start simulate框中选择 work-test adder 4bit 测试模块，同时撤销Enable Optimisim前的勾，之后选择ok。在sim-default 框内右击选择test_adder_4bit ,选择 Add Wave然后选择 simulate-run-runall,观察波形，得出结论，仿真结束。四位全加器1、原理图设计如图9所示，四位全加器是由半加器和一位全加器组建而成:图9四位全加器原理图【仿真和测试结果】下图为四位全加器的仿真图:图10仿真图【程序源代码】

5、1位全加器程序代码如下：module f_adder(a,b,cin,sum,cout);output sum,cout;input a,b,cin;wire s1,c1,c2;xor(s1,a,b);and(c1,a,b);or(sum,s1,cin);and(c2,s1,cin);xor (cout,c2,c1);endmodule四位全加器程序代码如下：module adder_4bit(s,co,a,b,ci);output3:0 s;output co;input3:0 a,b;input ci;wire ci1,ci2,ci3;f_adder f0(a0,b0,ci,s0,ci1)

6、;f_adder f1(a1,b1,ci1,s1,ci2);f_adder f2(a2,b2,ci2,s2,ci3);f_adder f3(a3,b3,ci3,s3,co);Endmodule四位全加器测试程序代码如下：module test_adder_4bit;reg 3:0 AyB; 一reg CI;wire 3:0 S;wire CO;adder_4bit A1(S,CO,A,B,CI);initialbegin$monitor($time,"A=%b,B=%b,CI=%b,CO=%b,S=%bn",A,B,CI,CO,S);endinitialbeginA=4'd0;B=4'd0; CI=1'B0;# 5 A=4'd3;B=4'd4;# 5 A=4'd2;B=4'd5;# 5 A=4'd9;B=4'd9;# 5 A=4'd10;B=4'd15;# 5 A=4'd10;B=4'd5;CI=1'b1;end endmodule【实验心得和体会】通过