XilinFPGA引脚功能详细介绍

1、XilinxFPGA引脚功能详细介绍注：技术交流用，希望对大家有所帮助。IO_LXXY_#用户IO引脚2. XX代表某个Bank内唯一的一对引脚，Y=P|N代表对上升沿还是下降沿敏感，#代表bank号IO_LXXY_ZZZ_#多功能引脚ZZZ代表在用户IO的基本上添加一个或多个以下功能。Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D15:0配置为数据口。在从SelectMAP读反馈期间，如果RDWR_B=1则这些引脚变成输出口。配置完成后，这些引脚又作为普通用户引脚。D0_DIN_MISO_MISO1I，在并口模式（SelectMAP/BPI）下，D0是数据的

2、最低位，在Bit-serial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。D1_MISO2D2_MISO3I,在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBsAn：QA25:0为BPI模式的地址位。配置完成后，变为用户I/O口。AWAKEO,电源保存挂起模式的状态输出引脚。SUSPEND个专用引脚，AWAK是一个多功能引脚。除非SUSPEND式被使能，AWAK敲用作用户I/O。MOSI_CSI_B_MISO0I/O，在SPI模式下，主输出或

3、者从输入；在SelectMAP模式下，CSI_B是一个低电平有效的片选信号；在SPI*2或者SPI*4的模式下，MISO0是SPI总线的第一位数据。FCS_BO,BPIflash的片选信号。FOE_BO,BPIflash的输出使能信号FWE_BO,BPIflash的写使用信号LDCO,BPI模式配置期间为低电平HDCO,BPI模式配置期间为高电平CSO_BO,在并口模式下，工具链片选信号。在SPI模式下，为SPIflsah片选信号。IRDY1/2,TRDY1/2:O,在PCI设计中，以LogiCOREIP方式使用。DOUT_BUSYO,在SelectMAP模式下，BUSY示设备状态；在位串口模

4、式下，DOU戒供配置数据流。RDWR_B_VREF，在SelectMAP模式下，这是一个低电平有效的写使能信号；配置完成后，如果需要，RDWRB可以在BANK冲做为Vref。HSWAPENI,在配置之后和配置过程中，低电平使用上拉。INIT_B:双向，开漏，低电平表示配置内存已经被清理；保持低电平，配置被延迟；在配置过程中，低电平表示配置数据错误已经发生；配置完成后，可以用来指示POST_CR拨态。SCPnI,挂起控制引脚SCP7:0,用于挂起多引脚唤醒特性。CMPMOSICMPMISOCMPCLKN/A,保留。M0M1:I,配置模式选择。M0骈口（0）或者串口（1）,M1=机（0）或者从机（

5、1）。CCLKI/O,配置时钟，主模式下输出，从模式下输入。USERCCLKI,主模式下，可行用户配置时钟。GCLKI,这些引脚连接到全局时钟缓存器，在不需要时钟的时候，这些引脚可以作为常规用户引脚。VREF_#N/A,这些是输入临界电压引脚。当外部的临界电压不必要时，他可以作为普通引脚。当做作bank内参考电压时，所有的VRef都必须被接上。3. 多功能内存控制引脚M#DQnI/O,bank#内存控制数据线D15:0M#LDQSI/O,bank#内存控制器低数据选通脚M#LDQSNI/O,bank#中内存控制器低数据选通NM#UDQSI/O,bank#内存控制器高数据选通脚M#UDQSNI/

6、O,bank#内存控制器高数据选通NM#AnO,bank#内存控制器地址线A14:0M#BAnO,bank#内存控制bank地址BA2:0M#LDMO,bank#内存控制器低位掩码M#UDMO,bank#内存控制器高位掩码M#CLKO,bank#内存控制器时钟M#CLKNO,bank#内存控制器时钟，低电平有效M#CASNO,bank#内存控制器低电平有效行地址选通M#RASNO,bank#内存控制器低电平有效列地址选通M#ODTO,bank#内存控制器外部内存的终端信号控制M#WEO,bank#内存控制器写使能M#CKEO,bank#内存控制器时钟使能4. M#RESETO,bank#内存控

7、制器复位专用引脚DONE_2I/O,DONE一个可选的带有内部上拉电阻的双向信号。作为输出，这个引脚说明配置过程已经完成；作为输入，配置为低电平可以延迟启动。PROGRAM_B_2I,低电平异步复位逻辑。这个引脚有一个默认的弱上拉电阻。SUSPENDI,电源保护挂起模式的高电平有效控制输入引脚。SUSPEND!一个专用引脚，而AWAK匾一个复用引用。必须通过配置选项使能。如果挂起模式没有使用，这个引脚接地。TCKI,JTAG边界扫描时钟。TDI:I,JTAG边界扫描数据输入。TDOO,JTAG边界扫描数据输出。5. TMSI,JTAG边界扫描模式选择保留引脚NCN/A,6. CMPCS_B_2

8、I,保留，不接或者连VCCO_2其它GNDVBATTRA岫存备份电源。一旦VCCAU粒用了，VBATTW以不接；如果KEYRAM有使用，推荐把VBATT接到VCCAU域者GND也可以不接。VCCAUIX辅助电路电源引脚VCCINT内部核心逻辑电源引脚VCCO_#输出驱动电源引脚VFSI,（LX45不可用）编程时，keyEFUSE电源供电引脚。当不编程时，这个引脚的电压应该限制在GN氓ij3.45V;当不使用keyEFUSE时，推荐把该引脚连接到VCCAU域者GND悬空也可以。RFUSEI,（LX45不可用）编程时，keyEFUS成地引脚。当不编程时或者不使用keyEFUSE时，推荐把该引脚连接

9、到VCCAUI者GND然而，也可以悬空。GTP引脚MGTAVCC收发器混合信号电路电源引脚MGTAVTTTXMGTAVTTRX发送，接收电路电源引脚MGTAVTTRCAL电阻校正电路电源引脚MGTAVCCPLL0MGTAVCCPLL1锁相环电源引脚MGTREFCLK0/1PMGTREFCLK0/1隆分时钟正负引脚MGTRREF：部校准终端的精密参考电阻引脚MGTRXP1:0,MGTRXN1:0:差分接收端口MGTTXP1:0,MGTTXN1:0:差分发送端口1.Spartan-6系列封装概述Spartan-6系列具有低成本、省空间的封装形式，能使用户引脚密度最大化。所有Spartan-6LX器

10、件之间的引脚分配是兼容的，所有Spartan-6LXT器件之间的引脚分配是兼容的，但是Spartan-6LX和Spartan-6LXT器件之间的引脚分配是不兼容的。表格1Spartan-6系列FPGA寸装Pa*料aq它击TQGlH)CPG1%CSG22SFTg嚣"CSG324FG(G>*B4(C&(Gj4e4iF中Gjgotfhrcickjrge阿IlliWkChipCTlipChip4k*照A凶An*ch<Tnmj0505OSLOOIJOO0J8LOOSizeminJSk*汕虹#13*H15寓13见13I#v1431HJIMinimumI/Os102106w33

11、ft3魅2.Spartan-6系列引脚分配及功能详述Spartan-6系列有自己的专用引脚，这些引脚是不能作为SelectIO使用的，这些专用引脚包括：专用配置引脚，表格2所示GTP高速串行收发器引脚，表格3所示表格2Spartan-6FPGA专用配置引脚susrewPROC；RALR_2TI3TMSVPS11*M4ATT11*DONL_2IDOTCKRFUSE1注意：只有LX75,LX75T,LX100,LX100T,LX150,andLX150T器件才有VFSVBATTRFUSESI脚。表格3Spartan-6器件GTP!道数目I/OChannelsDeviceLX25TLX45TLX75

12、T,)LXIMTjLX.150T4of944WftMUrRAN24cm184球4of8lKi'y-41ors4or8MGTTxrj，*44欢注意：LX75T在FG(G)484和CS(G)484中封装4个GTP通道，而在FG(G)676中封装了8个GTPB道；LX100T在FG(G)484和CS(G)484中封装4个GTPB道，而在FG(G)676和FG(G)900中封装了8个GTR®道。如表4,每一种型号、每一种封装的器件的可用IO引脚数目不尽相同，例如对于LX4TQG144®牛，它总共有引脚144个，其中可作为单端IO引脚使用的IO个数为102个，这102个单端引

13、脚可作为51对差分IO使用，另外的32个引脚为电源或特殊功能如配置引脚。表格4Spartan6系列各型号封装可用的IO资源汇总$psta*i专D«vnUserIUOPinrfiSpanarv&fpcaRtekng*TQG1-UCP命96CSG225FTGJ2MCSG324橱可函CS(G484FG(G声祢FG(GpOOLK4AviUriteUMrg1(12106.*一Di-ficTEEiLilPainSL55砧-一一-LX»Aukl4Hr：«f/O*Iflfi1601蹲2WDi£cm1m!Pairs51S380如LOO一-016L侑1伊196232

14、DtEETSi-halPain.-¥80yi11G一一-D(25痢LXfferentLilPurs-Li:153一-4.1.4rm.2W316LhemtiilFiin,.-.1堂160L内UC75心Ua地ISrC/O*.2RAWK仲UilersitulPiin.-.-140164204.LX100-繇NS4R0L££-cteeiLoFam-一-一1631692W一LX150W8哪欢IAgtsiBPom-一一1的细"DC25TAiW，F同闯政thfcrraLilPain-一-125-一-而岫"rwrg-.IQ0296296-Xff-ErmbilP

15、aira-一-14E148-1-X77Tu-.；r，.*26fi2933WDLfiermtPairs-一-一134牯L74一LXIQOT心岫芒gl7Ot.疏Z96376DL£teiL«£1Pain-一-一L4S回2RLXI3D7Au山tHuKfUQ*突Z96沏ifiemtialPain-148L4S19S27C表格5引脚功能详述引脚名UserI/OPins方向描述IO_LXXY_#Input/OutputIO表示这是一个具有输入输出功能的引脚，XX表示该引脚在其Bank内的惟一标识，丫表示是差分引脚的P还是N引脚Multi-FunctionPinsIO_LXXY_

16、ZZZ_#Zzz代表该引脚除IO功能之外的其他功能，DnInput/Output(duringreadback)在SelectMAP/BPI模式中，D卜D15是用于配置操作的数据引脚，在从SelectMAP的回读阶段，当RDWR_B低电平时，Dn为输出引脚，在配置过程结束后，该引脚可作为通用IO口使用D0_DIN_MISO_MIS，1D1_MISO2,D2_MISO3AnAWAKEMOSI_CSI_B_MISOOInputInputOutputOutput0Input/Output在Bit-serial模式中，DIN是惟一的数据输入引脚；在SPI模式中，MISO是主输入从输出引脚；在SPIx2

17、orx4模式中，MISO1是SPI总线的第二根数据线；在SelectMAP/BPI模式中，D<D2是配置数据线的低2bit;在SPIx4模式中，MISO2和MISO3是SPI总线的数据线的高2bit在BPI模式中A0A25是输出地址线，配置完成后，它们可作为普通IO使用挂起模式中的状态输出引脚，如果没有使能挂起模式，该引脚可作为普通IO引脚在SPI配置模式中的主输出从输入引脚；在SelectMAP模式中，CSI_B是低有效的Flash片选信号；在SPIx2orx4模式中，这是最低数据线FCS_BFOE_BOutputOutput在BPI模式中，BPIflash的片选信号在BPI模式中，B

18、PIflash的输出使能FWE_BLDCOutputOutput在BPI模式中，BPIflash写使能在BPI模式中，在配置阶段LDC保持低电平HDCCSO_BIRDY1/2,TRDY1/2DOUT_BUSYRDWR_B_VREFHSWAPENINIT_BOutputOutputOutputOutputInputInputBidirectional(open-drain)在BPI模式中，在配置阶段HDO持低电平在SelectMAP/BPI模式中，菊花链片选信号；在SPI模式中，是SPIFlash的片选信号；使用PCI的IPCore时，它们作为IRDY和TRDY信号在SelectMAP模式中，B

19、USYg示设备状态；在Bit-serial模式中，DOUTt出数据给菊花链下游的设备在SelectMAP模式中，RDWR_B低有效的写使能信号；配置完成后，可当做普通IO使用当是低电平时，在配置之前将所有IO上拉低电平表示配置存储器是空的；当被拉低时，配置将被延时；如果在配置过程中变低，表示在配置过程中出现了错误；当配置结束后，这个引脚表示POST_CRC!误；SCPnInputSCP0-SCP是挂起控制引脚CMPMOSI,CMPMISO,CMPCLKN/A保留为将来使用，可用作普通IOM0,M1Input配置模式，M0=0表示并行配置模式，M0=1表示串行配置模式；M1=0表示主模式，M1=

20、1表示从模式CCLKInput/Output配置时钟，主模式下是输出时钟，从模式下是输入时钟USERCCLKInput主模式下可选的的用户输入配置时钟GCLKInput全局时钟引脚，它们可当做普通IO使用VREF_#Multi-FunctionMemeN/AryControllerPins参考门限时钟引脚，当不用时可作为普通IO使用M#DQnInput/Output#Bank的存储控制器数据线M#LDQSInput/Output#Bank的存储控制器数据使能引脚M#LDQSNInput/Output#Bank的存储控制器数据使能引脚NM#UDQSInput/Output#Bank的存储控制器高

21、位数据使能M#UDQSNInput/Output#Bank的存储控制器高位数据使能NM#AnOutput#Bank的存储控制器地址线A0:14M#BAnOutput#Bank的存储控制器块地址线BA0:2M#LDMOutput#Bank的存储控制器低数据屏蔽M#UDMOutput#Bank的存储控制器高数据屏蔽M#CLKOutput#Bank的存储控制器时钟M#CLKNOutput#Bank的存储控制器时钟NM#CASNOutput#Bank的存储控制器列地址使能M#RASNOutput#Bank的存储控制器行地址使能M#ODTOutput#Bank的存储控制器终端电阻控制M#WEOutput

22、#Bank的存储控制器写使能M#CKEOutput#Bank的存储控制器时钟使能M#RESETOutput#Bank的存储控制器复位DedicatedPinsDONE_2Input/Output带可选上拉电阻的双向信号，作为输出，它代表配置过程的完成；作为输入，拉低可用来延迟启动PROGRAM_B_2Input异步复位配置逻辑SUSPENDInput高电平使芯片进入挂起模式TCKInputJTAG边界扫描时钟TDIInputJTAG边界扫描数据输入TDOOutputJTAG边界扫描数据输出TMSInputJTAG边界扫描模式ReservedPinsNCN/A未连接引脚CMPCS_B_2Inpu

23、t保留引脚，不连接或接VCCO_2OtherPinsGNDN/A地VBATTN/A只存在于LX75,LX75T,LX100,LX100T,LX150和LX150'芯片，解码关键存储器备用电源；若不使用关键存储器，则可将之连接VCCAUXGND者直接不连接VCCAUXN/A辅助电路的供电电源VCCINTN/A内部核逻辑资源VCCO_#N/A#Bank的输出驱动器供电电源VFSInput只存在于LX75,LX75T,LX100,LX100T,LX150,和LX150'芯片；解码器keyEFUSE编程过程使用的供电电源，若不使用关键熔丝，则将该引脚连接到VCCAUXGN顷;者直接不连

24、接RFUSEInput只存在于LX75,LX75T,LX100,LX100T,LX150和LX150T;用于编程的解码器keyEFUS曲阻，如果不编程或者不使用keyEFUSE则将该引脚连接到VCCAUXGN或者直接不连接3.Spartan-6系列GTPTransceiver引脚引脚名方向描述GTPTransceiverPinsMGTAVCCN/A收发器混合电路供电电源IVIGIAVIIIX,MGTAVTTRXMGTAVTTRCALN/AN/ATX、RX电路供电电源电阻校准电路供电电源MGTAVCCPLL0MGTAVCCPLL1N/APLL供电电源MGTREFCLK0/1PInput正极参考时钟MGTREFCLK0/1NInput负极参考时钟MGTRREFInput内部校准电路的精密参考电阻MGTRXP0:1Input收发器接收端正极MGTRXN0:1Input收发器接收端负极MGTTXP0:1Output收发器发送端正极MGTTXN0:1Output收发器发送端负极如表6所示，对LX25T,LX45T而言，只有一个GTPTransceiver通道，它的位置是X0Y0,