二年级数学下册长度单位换算练习题

1、的总裁舔作和时格8086第5#5.1 时钟周期、总线周期和指令周期5.28086/808的弓|脚信号及工作模式5.3 8086cp最小模式下的弓|脚功能5.4 8086cp最小模式下的总线形成5.5 8086cp最小模式下的总线时序习题与思考三大总线问题：CPU通过什么将地址、数据和控制信息传到存器芯片中地址总线数据总线数据总线控制总线CPU通过控制总线实现对外部器件的控制。？控制总线的宽度决定了对外部的控制能力？总线操作总线操作是指CPU通过总线对外的各种操作。808的总线操作主要有存储器读|/读操存储器写1/写操中断响应操总线请求及响应操CP正在进行内部操作、并不进行实际对外操作的空Ti状

2、态总线操作与时序时序（Timing）是指信号高低电平（有效或无效）变化及?相互间的时间顺序关系总线操引脚如何实CP总线时序描5.1时钟周期、总线周期和指令周期描述总线操作的CPU时序有三级指令周总线周时钟周指令周期InstructionCycl8086CP执行一条指令所需要的时间称为指令周InstructionCycl、一个指令周期由一个或若干个总线周期组成，不同指的指令周期不是等长的，最短为一个总线周期，长的指周期，如乘法指令周期，长12个时钟周期。5.1时钟周期、总线周期和指令周期总线周期(BusCycle)1、8086CPU要通过总线才能与外部交换信息，CPU通过线与外部(存储器I/)交

3、换一次信息，称为一次总线操作。.2、执行一个总线操作所需要的时间称为一个总线周期(BusCycle),也称机器周期(MachineCycle)o3、根据总线操作功能的不同，有多种不同的总线周期，如存储器读周期、存储器写周期、I/O读周期、I/O写周期。5.1时钟周期、总线周期和指令周期时钟周期8086的基本总线周期需要4个时钟周期个时钟周期编号总线周期中的时钟周期也被称作状态”时钟周期的时间长度就是时钟频率的倒数5.1时钟周期、总线周期和指令周期一个基本的总线周期通常包含4个T状态.用于等待存储器或I/O接口相应的等待状态TTTTTTTTTTTTTTTTTTTL4343Ml2212W总线周期间

4、的空闲状态一个总线周期的总线周期图8086CPU5.1时钟周期、总线周期和指令周期数据传输过程T状态：CPU发存储单元的20位地址信息或I/O端口的16/8地址信息信号，并发地址锁存允许ALE信号,将BH址信息和信锁存到地址锁存8282中。CPUitBH信号确定是读存储器还是I/端口oM/I状状态信息输出，同时发读有效（写有R信号，启动所选中的存储单）和数据允DEWI/端口5.1时钟周期、总线周期和指令周期T状态:在下降沿CPU采样READY,若所选中的存储单元或1/端口能期间准备好数据，READY=1；否则READY=过后插TCP再在插入的Tw下降沿READ,直READY二为止。选中的存储单

5、元或I/O口把数据送到数据总D上状态的上升沿或插T的上升沿CPU在=0和DT/DE的情况下，读数据总线二T：完成当前数据的采样，结束当前的总线周期状45.28086/8088CPU的引脚信号8086/8088CPU采4个引脚的双列直插式封装形式为了解决功能多与引脚少的矛盾8086/8088CPU采用引脚复用技术,采用分时复用的地数据总线。5.28086/8088CPU的弓|脚信号SOSGSOSSdOUlSDGNDUGNDdOlS9ccccA?AD2AD3939Al5i4i4i5AS/333i3in33AA/S/i12i4133A5/S/m51133AZ/iii133As(HJGHBHE，MN.

6、MANINfM33RRAA33HoLD(RQ/GA1133AHOLD(RQ/GHLDA(RQ/GHLDA(RQ/G3131AAWR(LOCKWR(L0CK21AA21M/IO(NLIO(21A1A2DT/R(1DT/R(21AA2DEN(ADEN外部(A1212ALE(QALE(QA1A221INTA(QINTA(Q12NM2NM1TESTES221INTINT18READ1CL21CL2READYRESEGN22GN2RESE2引脚2.58086/8088CP图5.28086/8088CPU的引脚信号8086CPU和8088CPU区另U1 .内部结构的区别088cp8086CP的内部结构基本

7、相同，都是16的内部结构，只外部数据总线的宽度不同。808的外部数据总线1位，8088的BIU对外部提位的数据线，所以808为1位CPU。086CPBI的指令队列，8088CP内BI中只有一字的指令队列。当808指令队列个字节的空（808队列2个字节空余）时BI在执行单元不需要数据访问时将自动取指令到指令列。5.28086/8088CPU的弓I脚信号.2 .外部引脚的区别8081根数据线,与地址A分时复用,而1808只根数据线与地址AA分时复用；808一次可读位1位数据8088读写16位的据需要两次访问存储器或端口2号引脚的相位不同3号引脚定义不同5.28086/8088的两种组态模式最小组态

8、模式构成小规模的应用系808本身提供所有的系统总线信号最大组态模构成较大规模的应用系统，例如可以接入数值协理8087共同形成系统总线信828和总线控制808?5.28086/8088的两种组态模式两种组态利用MN/MX*（33号）引脚区别MN/MX接高电平为最小组态模MN/MX接低电平为最大组态模两种组态下的内部操作并没有区本书以最小组态展开基本原通常在信号名称上划线（如M）或星号（如MX表示低电平有效538086CPU最小模式下的引脚信号及功能外部特性表现在其引脚信号上，学习时请特别关注以下几个方面：指引脚信号的定义、作用通常采用英文单词或其引脚的功写表信号的流信号从芯片向外输出有效电还是从

9、外部输入芯片或者是双向三态能起作用的逻辑电输出正常的低电平、高、低电平有效升、下降边沿有电平外，还可以输出阻的第三态最小模式下的引脚信号及功能5.38086CPU30.个引脚（总线）信号分类学习这40(5V)V140GNDccAD239AD151A38A/、数据和地址引脚mA37A】241A36A”15i、读写控制引A3/11A3BHE/A3MN/M、中断请求和响应引 A3RA13HOLD(RQ/GHLDA(RQ/G31A、线请求和响应引“R(LOCK2A1M/IO (2A1A12DT/R（、其它引 A12DEN(A12ALE(Q),ooNMI1724NTA(QS)1TEST2318DJTRC

10、LK1922READYRESET2120GND1、数据地址引脚1.地址、数据引脚线ADAD(Address/DataBus)：1分时复用的地址数据引脚线，具有双向、三态功能。在总线周期间作地址用，此时输出存储单1的1位地期间作数据用，是双向的。当CPU响1中断时，以及系统总线处理“保持响应”状态时，ADA都处于悬空状态151、数据地址引脚A/S-A/S：361619地址/状态分时复用，输出引脚。期间，作地址，对存储单元进行读写时，高11位地址输出；就组合在一起构成20位hi址总1期间作状态线用状态为低电平表8086/8088CP正与总线相连。状态表示当前中断允许标I的状态，如果IF二1表当前允

11、许可屏蔽中断请求IF二表明当前禁止可屏蔽中断S正在使用哪一个段寄存CP状态组合起来指4.1、数据地址引脚表2-2S、S组合与当前段的关系表3当前使用的段寄存0E段寄存0S段寄存1存储器寻址时C段寄存器1/端口则不需1 段寄存DS.2、读写控制引脚ALE(AddressLatchEnable)地址锁存允，输出、三AL引脚高电平有效当复用引AA/S正在传送地址?111息CP提AL有效电平，将地址信息锁存到地址锁器中。.2、读写控制引脚(续1)IO/M*(InputandOutput/Memory)1/或存储器访，输出、三该引脚输出高电平时，表CP将访问I/O端口，这地址总提11/口地1该引脚输出低

12、电平时，表CP将访问存储器，这时址总位存储器地2提19.2、读写控制引脚(续2)WR*(Write)写控，输出、三态、低电平有有效时，表CP正在写出数据给存储器或I/O端口RDRea读控，输出、三态、低电平有?端口读入数1/正在从存储器CP有效时，表？.2 .读写控制引脚（续3）IO/MWR*和RD*是最基本的控制信号组合后，控制4种基本的总线周IO/M*WR*RD*总线周存储器存储器1/I/O2、读写控制引脚（续4）READY（ready）准备就绪信号：存储器和I/O就绪使CPU和低速的存储器或I/O设备之间实现速度匹配的信号READ为高电平时，表示内存1/设备已准备就绪可以立即进行一次数据

13、传输CP在每个总线周期状态READY引脚进行检测若检测READY二，则总线周期按正常时序进行读、操作不需要插入等待状。若测得READY=O,则示存储器1/设备工作速度慢，没有准备好数据，CP之间自动插入一个或几个等待状态T来延长总线周期，直到检测READ为高电平后，才使CPU出等待进状态，完成数据传送。42、读写控制引脚(续5)DEN*(DataEnable)数据允许信号，输出、三态、低电平有效有效时，表示当前数据总线上正在传送数据。DT/RDataTransmit/Receiv数据发接，控制数据传送的方该信号表明当前总线上数据的流高电平时数据CP输出(发送(接收CP低电平时数据输?.3、总线

14、请求和响应信号HOLD(HoldRequest)总线保持请求信号HLDA(HoldAcknowledge总线保持响应信号HOL总线保持请求信:最小模式系统中，CPU(8086/8088以外的其它总线控制器，DM控制器申请使用系统总线的请求信号。3、总线请求和响应信号（续1）HLDA总线保持响应信号：）HOL的响应信号请求响应过程CP测得总线请求信号HOLD引脚高电，如CP又允许让出总线，则在当前总线周期束时或状态期间发HLD高电平信号，表示CP让出总线使用权，同时总地址总线、数据总线、控制）置为高阻抗状态。当总线使用完毕，总线请求信HOL变为低电平，总线响应信HLDA也转为无效重新获得总线控制

15、CPU4、中断请求和响应信号中断请求和响应操作有两种类型的中断：非屏蔽中可屏蔽中非屏蔽中断请求信NMINT可屏蔽中断请求信中断响应信INTA4、中断请求和响应信号（续1）NMI非屏蔽中断请求信号：当该引脚电平出现由低到高变化时，不管中断允许标志IF是。或1,CPU就会在当前指令周期结后响应中断请求，转去执行中断处理程序。INT可屏蔽中断请求信号INT信号高电平时，表示外设备有中断请求CP在每个指令周期的最后一个T状态测此引脚，一旦测得此引脚为高电平,并且中断允许标志IF=,CP在当前指令周期结束后，响应中断请求，转执行中断处理程序CP响应可屏蔽中断后发给请中断响应信INTINT中断设备的回答信

16、号,对中断请求信INTR的响应。目为了获取中断类型码。一5、其它引脚RESET复位请，输入、高电平有该信号有效,将CP回到其初始状在复位状态CP内部的寄存器初始5、其它引脚表2-3复位后寄存器状态寄存器状态标Re清FFFFCOOOOESID清指令流队复位后将FFFF:OOOO的逻辑地址，即物理地FFFFO处开始执行程序。一5、其它引脚(续1)CLK(Clock)时钟输系统通过该引脚CP和总线控制提供内部定时脉冲。8086/8088CP的时钟一般都是由时钟发生器Intel8284芯片来产生5、其它引脚（续2）Vcc电源输，CP提供5电GND接，CP提供参考地电MN/MXMinimum/Maxim

17、u组态选，输接高电平时808引脚工作在最小组态；反之，8086工在最大组态5、其它引脚（续3）.EST*测，输入、低电平有TEST信号WAI指令配合使用，当CPU执行WAI指令时CP处于等待状态，一旦检测到TEST*信号低，则结束等待状态，继续执WAIT指令下面的指令。5、其它引脚（续4）/S高8位数据总线允许/状态复用引脚：BHEz在总线周期的T状态，8086在/S脚输出低电平，表小BH位数据总线有效，即表示数据通ADAD；8iBH/脚输出高电平低电平时，表示数据通AA“引脚”小结CPU引脚是系统总线的基本信号可以分成三类信1位数据线152位地址线19控制线ALIO/MWRRDREADYIN

18、TINTANMHOLHLDAGNVcCLRESE?“引脚”提问提问之一:引脚是如何与外部连接的呢CP解答：总提问之二引脚是如何相互配合，实现总线操作、控制系统工CP的呢解答:总线时.5.4最小模式的总线形成最小模式：指微型计算机系统中只8086/808一个微处理器系统中所有总线控制信号直接8086CPU提供808工作在最小模式下，将引脚5即可。最小模式下系统控制信号都CP本身发出。地址数据引脚线（ADA）分时复用，既输出地址信息又输出数据信息，将1址信息传送到地址总线上，需地址锁存器进行地址信的分流，同样需要使用总线缓冲器将数据信息分流到数总线。一最小模式总线形成模式下的典型配最2.6808图

19、.最小模式总线形成由图2.6可以看到，硬件连接由以下几部分组成：1片8284A,作为时钟发生器/驱动器,外接振荡源。图2.7明8284cp的连接5151XXEF8981F/RDREADRERESECL控制93贬5旺48086808的连CP278284图最小模式总线形成1.为什么需要地址锁存与数据收发T数据线，对在AD为分时复用的地址/由于8086的ADi状态输出的地址，需要在其消失前将其锁存起来，以便在整个总线操作周期中地址线上都保持有稳定的地址信号是为了对数据信号进行放大，以更总线能挂接数据收多部件.锁存与收发器芯2的作为地址信号锁存器，828808系统中使8282/828,唯一的区别在82

20、8脚信号及功能分别如图所示828类输出反相8283的引脚信8288286/828808系统中采作为数据收发器除了输出与输入反相外，其余号及功能分别如图所示828828地址锁存器地址锁存器8282(8283)：需要3个片子来分流20位的址信息8282(8283是带三态透明缓冲器的8位通用据锁存器。它们的引脚图和内部结构如图所示。三态输出输出控制信号有效时，允许数据输出；补?无效时，不允许数据输出，呈高阻状透明锁存器的输出能够跟随输入变地址锁存器Dll20V(+5V)A120V(+5V)addiqccooccdoooClD11DDD11iddoDDll2DDi1D1D8ddo8ddo11DDsdd

21、iDD11ddo6D11Dddo；01D1OGNGNllllSTosTBO(b(a3引脚及内部结构2.9828图地址锁存器8282的8两者的区别仅在于位输入信号和输出信号之间是相的，828的是反相的。ST有效时，输入端DIDI上70有效时，锁存器中的数锁存中。位数据被锁存输出到输出线上无效时，输出呈高阻状态。O8282/828CP连接时ST端CP的AL端相连接0地就行了CP输出的地址码一旦被锁存，腾出地址/数据复AAD，为在以后状态周期内传送数据作好准备15.数据收发器当系统中所连的存储器和外设较多时，需要增加数据线的驱动能力，同时也需要将数据信息分流到数据总线要8286/828作为总线收发器

22、8286/8287都是三态输，它的引脚如图所示位双向数据缓冲出一最小模式总线形成dqa(+5V)V(+5V)A120bdooocccco)cl1IddIddddIddIddIddddI1OGN110TST0(b(a(b引脚及内部结构2.10828图一最小模式总线形成OEOE有效时，允许数是开启缓冲器的控制信号。当据通过缓冲器；当无效时，禁止数据通过缓冲器，输O出呈高阻状态是数据传送方向控制信号。当T为高电时，正向三态门接通为输入线；端为低电平时反向三态门接通为输入线808最小模式系统中8286/828端与CPUO数据允许相连接端CP端相连接。DEDT/然，808最小模式系统中，也可以不用数据收

23、发器。CP的地数据AA可直接与存储器或I/。端口1数据线连接。最大模式总线形成最大模式和系统组成:最大模式微型计算机系统中包含有两个或多个微处理其它处理器称为协处理器808协处理器协助主处理器工作。常用的协处理器808微处理其中一个主处理器协处理器。前者是专用于数值运算的808协处理器和理器；后者是专用于控制输输出操作的协处理器。将引脚8086cp按最大模式工作，只MN/MX系统在最大模式下的典型配置8082.1地即可。图最大模式总线形成模式下的典型配最2.10808图.最大模式总线形成从2.1可以看到在最大模式下，除了8282锁器828数据收发器外，还增加828总线控制器。828CP发出的控

24、制信号进行变换和组,以获得对存储1/端口的写信号及对锁存828和总线收发器828的控制信号。.5.48086CPU最小模式下的总线时序8086CPU最小方式下的主要操作存储器1/端口中断响总线请允复8086CPU最小模式下的总线时序1.总线读操作当8086CPU进行存储器或I/O端口读操作时，总线进入周期808的读周期时序如图所示,个总线周CL地址BH输状态输地址输数据输“AAiALM/I读，高为存储器1/低RDT/DEN存储器读总线周期TTTT4123CLKIO/M*T状一输2位存储器地A19A0IO/M输出低电平，表示存储器操作-uiiAL输出正脉冲,表示复用总线输出地日T状一输出控制信R

25、D*AA输入数TT状一检测数据传送是否能够完T状一前沿读取数据，完成数据传ALERD*READY（高电平）I/O读总线周期TTTT4123CLKIO/M*T状一输11/地A15AOIO/M输出高电平，表I/操作oooo/nAL输出正脉冲，表示复用总线输出地-1T状一输出控制信RD*AA输入数TT检测数据传送是否能够完状一T状一前沿读取数据，完成数据传ALERD*READY（高电平）8086CPU最小模式下的总线时序基本的读周期由4个T周期组成状态808从分时复用AAD和A/SA/?3119011输出读目标的地状态：高四位地址线上的地址信号消失，出现SS?3态信号，保持到读周期结状态：存储器I/端口的数据送数据总线，在T状态?束时CP开始从数据总线读取数据；如果存储器或I/O口的数据来不及送数据总线，则ToTw状态之间插入3.8086CPU最小模式下的总线时序T状态：所有控制信号的电平T状态相同，直到最一T状态，数据才送上数据总线T状态：在读周期中T状态和前一个状态的交界的降沿处CP将数据总线上出现的稳定数据读入其内部将数据从数据总线上撤销8086CPU最小模式下的总线时序2.总线写操作总线写操作是指CPU把数据输出到存储器或I/O端口的作808最小模式下的总线写操作时序如图所示个总线周CL/地址BH输状态输nBHE，地址输数据输AA1ALM/I读，高为存储器I/f氐WDT