实验十可控脉冲发生器

1、实验十可控脉冲发生器一、实验目的1.掌握脉冲发生器的设计原理。2.掌握脉冲接受和发送的方法。 减法计数器脉冲发生控制预置数LOAD control 计数显示脉冲输出clk 接收脉冲器计数显示一、 实验原理本次设计由发送脉冲模块和接收脉冲模块组成，发送脉冲模块可由用户设置一次发送过程中脉冲的个数，发送过程中由二极管显示输出脉冲并用数码管记录脉冲个数，接收脉冲模块接收脉冲并输出到数码管显示，接受脉冲模块和发送脉冲模块采用同一个时钟工作。二、 实验内容1 用VHDL语言设计可控脉冲发生器。2 通过仿真或观察波形图验证设计的正确性。3 编译下载验证结果。三、 设计提示1 注意IF语句的嵌套。2 注意脉

2、冲的消抖问题和接受脉冲模块的采样方式。四、 实验报告要求1 写出可控脉冲发生器的VHDL源程序。2 叙述模块间通讯的工作原理。3画出模块通讯的工作波形图.LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT ISPORT(CLK,LOAD:IN STD_LOGIC; LI,HI:IN STD_LOGIC_VECTOR(3 DOWNTO 0); LO,HO,LD,HD:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END ENTITY CNT;ARCHITECTU

3、RE CN OF CNT ISSIGNAL L_COUNT, H_COUNT, L_D, H_D : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(LI,HI,LOAD,CLK)ISVARIABLE LTEMP, HTEMP, L_T, H_T : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF(LOAD = '1')THENL_COUNT <= LI;H_COUNT <= HI;L_D <= (OTHERS => '0');H_D <= (OTHERS => &

4、#39;0');ELSIF(CLK'EVENT AND CLK = '1')THENIF(LOAD='0')THENIF(L_COUNT > 0)THENLTEMP := L_COUNT - 1;HTEMP := H_COUNT;ELSIF(H_COUNT > 0)THENHTEMP := H_COUNT -1;LTEMP := "1001"ELSELTEMP := (OTHERS => '0');HTEMP := (OTHERS => '0');END IF;IF(L_

5、D < 9)THENL_T := L_D + 1;ELSIF(H_D < 9)THENL_T := (OTHERS => '0');H_T := H_D +1;ELSE L_T := (OTHERS => '0');H_T := (OTHERS => '0');END IF;L_D <= L_T;H_D <= H_T;L_COUNT <= LTEMP;H_COUNT <= HTEMP;END IF;END IF;LO <= L_COUNT;HO <= H_COUNT;LD <= L_D;HD <= H_D;END PROCESS;END ARCHITECTURE CN;说明LI HI,分别为输入的BCD低4位与高4位LO,HO 为预置数减计数显示 HO(30)接M4DM4A; LO(30) :M3DM3ALD,HD 为加计数显示 HD(30)接M2DM2A; LD(30) :M1DM1A使用时首先LI(K1K4) HI(K5K8) 预置数，再然后LOAD(接K9