山东理工大学FPFA技术及应用卷

1、 山东理工大学FPFA技术及应用(A)试卷纸 装订线.适用专业考核性质考试闭卷命题教师考试时间100分钟题号一二三四五六七八九十十一总分得分评阅人复核人 一、选择题(30分)1. 哪个不是Verilog设计数字系统所用的思想或方法：A 模块化 B 自上而下 C 自下而上D 面向对象2. 目前市场上，PLD产品占市场份额较大的供应商是哪两个？A Altera；Xilinx B Xilinx；Actel C Altera; Lattice D Actel；Lattice3. 综合-网表，布局布线，设计输入，时序仿真，功能仿真，编程下载。用Verilog设计数字系统的流程正确的是： A B C D

2、4. 用HDL硬件描述语言可对实际的数字电路进行不同级别的抽象行为级，RTL级，门级，开关级。级别从高到低的次序是：A B C D 5.在Verilog 模块中有三种方法可以生成可综合的逻辑电路，他们是以下方法中的哪三个？assign（连续赋值语句），initial(过程块)，always(过程块)， 元件的实例调用A B C D 6. 以下说法正确的是：A 锁存器与时钟边沿有关 B 触发器与时钟电平有关C 触发器能存数，而三态门不能存数 D 有限状态机的类型与状态数有关7. 仿真开发软件中功能词 Compilation， Simulation， Synthesis， Place &

3、Route。中英词正确对应是：A 编译、综合、仿真、布局布线 B 综合、编译、仿真、布局布线C 综合、编译、仿真、布局布线 D 编译、仿真、综合、布局布线8. 语句 $display(“result=%b”,5b01110 | 5b10011) 显示正确的是哪一项？A result=b11111 B result=11111 C 11111 D %b111119. 语句 $display(“result=%b”,!(4'b1010 | 4'b1000) 显示正确的是哪一项？A result=b0 B result=0 C result=b1 D result=110.若a=4&

4、#39;b1100，b=4'b1101，则 $display(“result=%b”,a,b,a+b) 显示正确的是哪一项？A B result=111111011111 C result=110011001 D result=00011011001二、简述CPLD和FPGA的区别（10分） 共 4 页 第 1页山东理工大学FPFA技术及应用(A)试卷纸（A）卷 2012-2013 学年第 二 学期 班级： 姓名： 学号：装订线. 三、根据功能模块写出Verilog描述（20分）1、由模块blk1和blk2组成blk逻辑功能模块，分别用Verilog描述各模块(忽略逻辑部分)。blk1

5、blk2abcdxyzblkin1in2out2、分别用assign 语句(连续赋值语句)、门级元件的实例调用、always 块(过程块)，写出以下逻辑电路的三种Verilog描述模块。 outabcdtimescale 1ns/1nsmodule top_alu;wire 7:0 out;reg 2:0 op;reg 7:0 d1,d2;initialbegind1=8h3a;d2=8h4d;op=3b010;#10 $display(“ouput=%d”,out);#10 $stop;endalum(out,op,d1,d2);endmodule四、写出仿真如下top_alu模块后屏幕上应

6、显示的信息： _（10分）define plus 3'd0define minus 3'd1define band 3'd2define bor 3'd3define unegate 3'd4module alu (out,opcode,a,b);output 7:0 out;input 2:0 opcode;input 7:0 a,b;reg 7:0 out;always (opcode or a or b)begincase(opcode)plus: out=a+b;minus: out=a-b;band: out=a&b;bor: out=

7、a|b;unegate: out=a;default: out=8'hx;endcaseendendmodule 共 4 页 第 2 页山东理工大学FPFA技术及应用(A)试卷纸（A）卷 2012-2013 学年第 二 学期 班级： 姓名： 学号： 装订线.五、 根据要求设计逻辑电路（30分）1. 设计检测串行序列的可综合逻辑电路，x为串行序列输入，clk为时钟输入，rst为复位，要求当检测到x为1101时z输出高电平脉冲（不考虑重叠出现的情况）。画出状态图，写出verilog描述。 xclkrstz2用Verilog设计实现以下时序要求的可综合逻辑电路模块和测试模块。clk为时钟输入，rst为复位；d1、d2、d3分别为输出。 clkd1d2d3reset 共4 页 第 3 页山东理工大学FPFA技术及应用(A)试卷纸（A）卷 2012-2013 学年第 二 学期 班级： 姓名： 学号： 装订线.3、设计带使能ena信号的3：8译码器，真值表如下，写出Verilog描述： enaa2:0Y7:0