数字电路与逻辑设计 第6章异步和寄存器ppt课件

1、 CP A B C D ET EP QA QB QD 74161 CP 1 & LD Cr QC 0000 0001 0010 0011 0100 0101 1110 1111 1011 1010 1001 1000 0111 0110 1100 1101 QDQCQBQA 0 ABDQQQLDM=12M=12例：分析以下图所示的时序逻辑电路，试画出其例：分析以下图所示的时序逻辑电路，试画出其形状图和在形状图和在CPCP脉冲作用下脉冲作用下QDQD、QCQC、QBQB、QAQA的波形，的波形，并指出计数器的模是多少？并指出计数器的模是多少？ N M 的实现方法：的实现方法：采用多片采用

2、多片M进制计数器构成进制计数器构成各芯片可以衔接为串行进位方式或并行进位方式各芯片可以衔接为串行进位方式或并行进位方式对于扩展为对于扩展为M M的计数器再采用反响清零或反响置数进展设的计数器再采用反响清零或反响置数进展设计计中规模计数器的级联n 级联后的中规模计数器同样可以经过复位或者预置来改动整个计数器的模值。n有两种根本的做法：n a、一种是将级联后的计数器看成是一个整体，直接经过预置或者复位来改动计数模值。n b、另一种是将单片的计数器先经过预置或复位到达一定的模值，级联后的计数器的模值等于被级联计数器模值的乘积。只需级联后计数器的模值可以被分解为几个整数的乘积时，才可以用第二种方法。3

3、、双时钟、双时钟4位二进制同步可逆计数器位二进制同步可逆计数器 74LS193 集成计数器集成计数器 QA LD C D (A) Q IJ IK Q & 1 1 1 RD1 RD2 QB (B) Q IJ IK Q & & 1 & QC & & (C) Q IJ IK Q 1 & QD & & (D) Q IJ IK Q 1 1 & & 1 & Cr B A & SD OC OB CP+ CP A QA QB QC QD 74xx193 CP- B C D LD CR CP+ OC OB 减

4、计数减计数110加计数加计数110DCBADCBA0000001QDQCQBQADCBA ACP-CP+LDCR输输 出出预置数据输入预置数据输入时钟时钟预置预置清零清零异步清零：异步清零： 异步预置数：异步预置数： 3、双时钟、双时钟4位二进制同步可逆计数器位二进制同步可逆计数器 74LS193 同步加计数：同步加计数： 同步减计数：同步减计数： CR =1 CR =0, LD=0 CR =0, LD=1,CP+=CR =0, LD=1,CP-=集成计数器集成计数器 0 1 1 1 X X X X 保保 持持集成计数器集成计数器 CP A QA QB QC QD Cr LD C B D 13

5、 清除 加法计数 减法计数 预置 0 14 15 0 1 2 1 0 15 14 CP+ OB OC 74LS193时序图时序图 四位二进制可逆计数器四位二进制可逆计数器CT74193 CT74193 中规模计数器D A:高位高位低位低位CPU ，CPD :双时钟输入双时钟输入R: 异步去除异步去除,高电平有效高电平有效LD: 异步预置异步预置,低电平有效低电平有效QD QA:高位高位低位低位DCBAUCCQQQQCPQ DCBADCBQQQQCPQ一逻辑符号一逻辑符号加到最大值时加到最大值时产生进位信号产生进位信号QCC=0减到最大值时减到最大值时产生借位信号产生借位信号QDD=0 A QA

6、 QB QC QD 74xx193 CP- B C D LD CR CP+ OC OB 4. 异步十进制计数器异步十进制计数器74xx290 S R 1J 1K 1J 1K 1J 1K R R R S 1J 1K & & & QA QA QC QB QD CPA CPB R0(1) R0(2) R9(1) R9(2) 174xx290的功能的功能时钟时钟输入输入端端直接直接置置9 9端端直接直接清零清零端端输出输出端端异步计数器相关衔接异步计数器相关衔接 CPA R0（1） QA QB QC QD 74LS290 CPB R0（2） R9（1） R9（2） 时钟输入端时

7、钟输入端直接清零端直接清零端直接置直接置9 9端端 CPA R（1） QA QB QC QD 74LS290 CPB R0（2） R9（1） R9（2） CPA R（1） QA QB QC QD 74LS290 CPB R0（2） R9（1） R9（2） CPA R（1） QA QB QC QD 74LS290 CPB R0（2） R9（1） R9（2） 二进制计数器二进制计数器 五进制计数器五进制计数器 十进制计数器十进制计数器 S R 1J 1K 1J 1K 1J 1K R R R S 1J 1K & & & QA QA QC QB QD CPA CPB R0(1)

8、 R0(2) R9(1) R9(2) 174LS290的功能的功能二进制计数器二进制计数器 CPA QA 五进制计数器五进制计数器CPBCPB QD QC QB QD QC QB 008421BCD码十进制计数器码十进制计数器CPA QD QC QB QA 74xx290的功能表的功能表计计 数数00计计 数数00计计 数数00计计 数数0010011100000110000011QDQCQBQACPR9(2)R9(1)R0(2)R0(1)R0(1)输输 出出时钟时钟置位输入置位输入复位输入复位输入在计数或清零时，均要求在计数或清零时，均要求R9(1)和和R9(2)中至少一个必需中至少一个必需

9、为为0只需在只需在R0(1)和和R0(2)同时为同时为1时，才干清零时，才干清零例例 1：采用：采用CT74290 设计设计M=6计数器计数器方法一：利用方法一：利用R端端M=6 M=6 态序表态序表 N NQDQCQBQAQDQCQBQA0 00 0 0 00 0 0 01 10 0 0 10 0 0 12 20 0 1 00 0 1 03 30 0 1 10 0 1 14 40 1 0 00 1 0 05 50 1 0 10 1 0 16 60 1 1 00 1 1 001100000例例 2：采用：采用CT74290 设计设计M=7计数器计数器M=7 M=7 态序表态序表 N NQDQC

10、QB QAQDQCQB QA0 00 0 0 0 0 00 01 10 0 0 0 0 10 12 20 0 0 0 1 01 03 30 0 0 0 1 11 14 40 1 0 1 0 00 05 50 1 0 1 0 10 16 60 1 0 1 1 01 07 71 0 1 0 0 10 1方法二：利用方法二：利用S 端端10010110例例 3：用：用CT74290 设计设计M=10计数器计数器M=10 M=10 态序表态序表 N NQAQDQC QBQAQDQC QB0 00 0 0 0 0 00 01 10 0 0 0 0 10 12 20 0 0 0 1 01 03 30 0

11、0 0 1 11 14 40 1 0 1 0 00 05 51 0 1 0 0 00 06 61 0 1 0 0 10 17 71 0 1 0 1 01 08 81 0 1 0 1 11 19 91 1 1 1 0 00 0要求：采用要求：采用5421码计数码计数三、三、 存放器，移位存放器。存放器，移位存放器。 存放器是一种常用的时序逻辑电路存放器是一种常用的时序逻辑电路,用来存储多位二进用来存储多位二进 制代码。这些代码可以是数据，指令，地址或其他信制代码。这些代码可以是数据，指令，地址或其他信 息。由于一个触发器只能存放一位二进制代码，因此，息。由于一个触发器只能存放一位二进制代码，因此

12、， 用用n个触发器和一些起控制造用的门电路，可以组成个触发器和一些起控制造用的门电路，可以组成 n位存放器。位存放器。 按功能划分，存放器可分为：按功能划分，存放器可分为： 数码存放器数码存放器 移位存放器移位存放器 1 、 数码存放器数码存放器 1D CI DI存数指令 Q Q1 、 数码存放器数码存放器 数码存放器是可以存放二进制数码的电路。由于数码存放器是可以存放二进制数码的电路。由于 触发器具有记忆功能，因此可以作为数码存放器触发器具有记忆功能，因此可以作为数码存放器 的电路。的电路。 以下图为由以下图为由D触发器实现存放一位数码的存放单元。触发器实现存放一位数码的存放单元。 任务原理

13、：任务原理： 假设假设DI=0， 在存数指令的作用下，在存数指令的作用下， Qn+1 =0， 假设假设DI=1， 在存数指令的作用下，在存数指令的作用下， Qn+1=1。n这样，在存数指令的作用下，将输入这样，在存数指令的作用下，将输入信号的数码信号的数码DI存入到存入到D触发器中。触发器中。 n这样存放器只用来存放数码，普通仅这样存放器只用来存放数码，普通仅具有接纳数码，坚持并去除原有数码具有接纳数码，坚持并去除原有数码等功能，电路构造和任务原理都比较等功能，电路构造和任务原理都比较简单。简单。n一个多位的数码存放器，可以看作是一个多位的数码存放器，可以看作是多个触发器的并行运用。多个触发器

14、的并行运用。 、移位存放器、移位存放器 移位存放器是一个同步时序电路，除具有存放数移位存放器是一个同步时序电路，除具有存放数 码的功能外，还具有将数码移位的功能，即在时钟码的功能外，还具有将数码移位的功能，即在时钟CP 作用下，可以把存放器中存放的数码依次左移或右移。作用下，可以把存放器中存放的数码依次左移或右移。 以下图为由以下图为由4个个D触发器构成的触发器构成的4位左移的移位存放位左移的移位存放器器 由图可见：由图可见：Q1n+1=VI， Q2n+1=Q1n Q3n+1=Q2n，Q4n+1=Q3n 1D4 CI 1D4 CI 1D4 CI 1D4 CIQ4Q3Q2Q1输入 VICP 就实

15、现了数码在移存脉冲作用下，向左依位移存。就实现了数码在移存脉冲作用下，向左依位移存。 同理可构成右移位存放器。同理可构成右移位存放器。10111111001011 双向存放器双向存放器 同时具有左移和右移的功能，是左移还是右移取决同时具有左移和右移的功能，是左移还是右移取决于于 移存控制信号移存控制信号M。 如下图如下图 由图可写出各级由图可写出各级D触发器的形状转移方程：触发器的形状转移方程： Q4n+1=AM+MQ3n 其中，其中，A为右移输入为右移输入数码数码 Q3n+1=MQ4n+MQ2n B为左移输入数为左移输入数码码 Q2n+1=MQ3n+MQ1n Q1n+1=MQ2n+MB 当当

16、M=1时，时， Q4n+1=A Q3n+1=Q4n Q2n+1=Q3n Q1n+1=Q2n 因此，在移存脉冲因此，在移存脉冲CP作用下，实现右移移位存放功作用下，实现右移移位存放功能。能。 当当M=0时，时， Q4n+1=Q3n Q3n+1=Q2n Q2n+1=Q1n Q1n+1=B 因此，在移存脉冲因此，在移存脉冲CP作用下，实现左移移位存放功作用下，实现左移移位存放功能。能。 所以在双向移位存放器中，我们可经过控制所以在双向移位存放器中，我们可经过控制M的的取取值来完成左右移功能。在上例中，值来完成左右移功能。在上例中， M=1时，完成右移功能；时，完成右移功能； M=0时，完成左移功能。

17、时，完成左移功能。n移位存放器的逻辑功能：移位存放器的逻辑功能：n 既能存放数码，又能在时钟脉冲的作用既能存放数码，又能在时钟脉冲的作用下使数码向高位或向低位挪动下使数码向高位或向低位挪动移位存放器移位存放器按挪动方式分按挪动方式分单向移位存放器单向移位存放器双向移位存放器双向移位存放器左移位存放器左移位存放器右移位存放器右移位存放器 移位存放器的逻辑功能分类移位存放器的逻辑功能分类实现数码串实现数码串并行转换并行转换 通常信息在线路上的传送是串行传送，而终通常信息在线路上的传送是串行传送，而终端的输入或输出往往是并行的，因此需对信号进展端的输入或输出往往是并行的，因此需对信号进展 串串并行转

18、换或并并行转换或并串转换。串转换。 移位存放器的运用移位存放器的运用并入并出、并入串出、串入并出、串入串出并入并出、并入串出、串入并出、串入串出移位存放器的运用移位存放器的运用并入并出数据存放并入并出数据存放并入串出多位数据共信道传输并入串出多位数据共信道传输串入并出共信道传输数据接纳串入并出共信道传输数据接纳串入串出数字延迟串入串出数字延迟可变长度移位存放器可变长度移位存放器nA 、 串行转换成并行串行转换成并行n 5单位信息的串单位信息的串并转换电路并转换电路n 组成：由两部分组成：由两部分:n 5位右移移位存放器位右移移位存放器,n 5个与门组成的并行读出个与门组成的并行读出电路电路.n

19、 5单位信息：是由单位信息：是由5位二进制数码位二进制数码组成一个信组成一个信n 息的代码。息的代码。n并行读出脉冲必需在经过并行读出脉冲必需在经过5个移存脉冲个移存脉冲后出后出n 现，并且和移存脉冲出现的时间错现，并且和移存脉冲出现的时间错开。开。1D CI 1D CI 1D CI 1D CI 1D CI 并行读出指令并行读出指令串行输入移存脉冲移存脉冲CPD5D4D3D2 D1Q1Q2Q3Q4Q511001分析：假设串行输入的数码为分析：假设串行输入的数码为10011左边先入左边先入 序号 Q1 Q2 Q3 Q4 Q5 0 1 1 2 0 1 3 0 0 1 4 1 0 0 1 5 1 1

20、 0 0 1并行输出 1 1 0 0 1 串串并行转换形状表并行转换形状表 波形：波形： 并行输出脉冲移存脉冲Q1Q2Q3Q4Q5110011001B 并行转换为串行输入是并行，输出是串行并行转换为串行输入是并行，输出是串行 组成：组成： 右移移位存放器和输入电路右移移位存放器和输入电路 分析：由于是分析：由于是D触发器，有触发器，有Qn+1=D 由于由于D1=MD11=MD11，D2= 因此在移存脉冲作用下，形状转移方程为：因此在移存脉冲作用下，形状转移方程为： Q1n+1=MD11， Q2n+1=MD12 + Q1n Q3n+1=MD13 + Q2n， Q4n+1=MD14 + Q3n Q

21、5n+1=MD15 + Q4n 任务时任务时: (1) RD首先清零，使一切触发器置首先清零，使一切触发器置0。 (2)当并行取样脉冲当并行取样脉冲M=1时，在第一个移存脉冲时，在第一个移存脉冲 CP的作用下，输入信号的作用下，输入信号D11D15并行存入并行存入 到各级触发器中。到各级触发器中。 (3)存入以后并行取样脉冲存入以后并行取样脉冲M=0，在移存的脉冲，在移存的脉冲 CP的作用下，实行右移移存功能，从的作用下，实行右移移存功能，从Q5端输端输 出串行数码。出串行数码。假设假设 输入的输入的5位数码为位数码为11001Q1Q5，第二组为第二组为10101。5单位数码并单位数码并串行转

22、换形状转移表串行转换形状转移表 序号序号 Q1 Q2 Q3 Q4 Q5 0 0 0 0 0 0 1 1 1 0 0 1（并入）（并入） 2 0 1 1 0 0串行输出串行输出 3 0 0 1 1 0 4 0 0 0 1 1 5 0 0 0 0 1 6 1 0 1 0 1（并入）（并入）M=1M=1M=0 波形：RDCP并行取样Q1Q2Q3Q4Q51100100 0111234567891010011 注：并行取样脉冲注：并行取样脉冲M与移存脉冲之间有一定的关系。与移存脉冲之间有一定的关系。 假设输入信号的位数为假设输入信号的位数为N位，那么由位，那么由n级触发器级触发器构成移位存放器。构成移位

23、存放器。 移存脉冲频率为移存脉冲频率为 ： fcp=n fm fcp为移存脉冲，为移存脉冲，fm并行取样脉冲频率，并行取样脉冲频率， M的脉冲宽度应比的脉冲宽度应比CP脉冲的宽。脉冲的宽。 移位存放器用于脉冲节拍延迟。移位存放器用于脉冲节拍延迟。 输入信号经过输入信号经过n级移位存放器后才到达输出端，因级移位存放器后才到达输出端，因此此 输出信号比输入信号延迟了输出信号比输入信号延迟了n个移存脉冲周期，这个移存脉冲周期，这样样 就起到了节拍延迟的作用。延迟周期：就起到了节拍延迟的作用。延迟周期：td=ntcp。还可构成计数分频电路。还可构成计数分频电路。3 集成移位存放器集成移位存放器 集成集

24、成74LS195 首先看一下首先看一下195 内部电路构成内部电路构成189页页 及外部端口的作用。及外部端口的作用。 CR为异步清为异步清0端端 J，K为为 串行数据输入端串行数据输入端 D0，D1，D2，D3为并行数据输入端。为并行数据输入端。 SH/LD 为为 移位移位/置入控制置入控制 端端 分析：分析： 根据根据D触发器的形状方程和鼓励函数，有触发器的形状方程和鼓励函数，有Q0n+1=SH/LD D0+SH/LDJQ0n+KQ0n Q1n+1=SH/LD D1+SH/LDQ0n Q2n+1=SH/LD D2+SH/LDQ1n Q3n+1=SH/LD D3+SH/LDQ2n 当当SH/

25、LD=0时，即置入功能时，有时，即置入功能时，有 Q0n+1=D0 Q1n+1=D1 Q2n+1=D2 Q3n+1=D3 假设假设SH/LD=1，即右移功能时，有，即右移功能时，有 Q0n+1=J Q+K Q0n Q1n+1=Q0n Q2n+1=Q1n Q3n+1=Q2n 74LS195的逻辑符号书上的逻辑符号书上190图图621474LS195的功能表的功能表 集成移位存放器集成移位存放器74LS195的运用的运用 a 串行串行并行转换并行转换 以下图所示为以下图所示为7位串行位串行-并行转换器并行转换器 J K D0 D1 D2 D3SH/LD CR Q0 Q1 Q2 Q3 Q3 J K

26、D0 D1 D2 D3SH/LD CR Q0 Q1 Q2 Q3 Q3 串输入行DI01 Q0 Q1 Q2 Q3 Q4 Q5 Q6 CR CP并行输出电路构造分析：电路构造分析： 串行输入数据串行输入数据DI加到片加到片的的J，K和和D0端。端。 片片的的D1端接端接0，作为标志码，片，作为标志码，片其其他他 的的D2，D3接接1。 片片的串行数据输入端的串行数据输入端J， K接片接片的的Q3。 片片的输入端的输入端D0D3均接均接1。片。片的的Q3输出输出作作 片片和片和片的的SH/LD输入。输入。任务过程：任务过程： 器件经过器件经过CR清清0，使一切，使一切Q输出均为输出均为0， 包括片包

27、括片的的Q3=0。由于此时片由于此时片Q3=0，使片，使片，片，片的的SH/LD 均为均为0，在第一个，在第一个CP上升沿到达时，两芯片上升沿到达时，两芯片均均 执行并行置入功能，使转换器总输出执行并行置入功能，使转换器总输出 “Q0Q6=“D0 011111由于片由于片Q3=1，使，使SH/LD=1，在下一个，在下一个CP 上升沿到达时，执行右移存放功能。使串行上升沿到达时，执行右移存放功能。使串行数数 数据的数据的D1移入存放器，使总输出移入存放器，使总输出 “D0D6= “D1D0 01111。 在在CP上升沿作用下，由于片上升沿作用下，由于片Q3=1，使电，使电路路 继续执行右移移位功

28、能，串行输入数据逐个继续执行右移移位功能，串行输入数据逐个存存 入到移位存放器，直到入到移位存放器，直到“Q0Q6=“D6D0。 这时标志码这时标志码0移到了片移到了片的的Q3，使，使SH/LD=0， 在下一在下一CP上升沿到达时，执行又一次的并行上升沿到达时，执行又一次的并行置入置入 功能，开场新的一组功能，开场新的一组7位数码的串位数码的串并开场。并开场。并行并行串行转换器书上页串行转换器书上页任务过程：任务过程：在启动脉冲和时钟作用下，执行在启动脉冲和时钟作用下，执行并并行置入功能。片行置入功能。片。启动脉冲消逝，在作用下，由于标志位启动脉冲消逝，在作用下，由于标志位的存在，使门输出为，

29、使得的存在，使门输出为，使得，执行右移移位存放功能。，执行右移移位存放功能。以后在移存脉冲作用，并行输入数据由片以后在移存脉冲作用，并行输入数据由片的的逐位串行输出，同时又不断地将片逐位串行输出，同时又不断地将片的的串串 行输入端，的数据移位存放到存放行输入端，的数据移位存放到存放器。器。第个时：第个时：串出数据 (Q3) 当第个脉冲到达后，片当第个脉冲到达后，片的的 ，片，片，的的 其他其他 输入端均为，门的输输入端均为，门的输入全为入全为 ，使，使 。 标志着这一组位并行输入数据转标志着这一组位并行输入数据转换结换结 束。同时在下一时钟作用下，执行束。同时在下一时钟作用下，执行下一组下一组

30、 位数据的并行置入，进展下一组并行位数据的并行置入，进展下一组并行数据的数据的 并并串转换。串转换。74LS194的功能表的功能表 0018L00117H10116001015111014D0D1D2D3D0D1D2D31113非上非上升沿升沿12000001D0D1D2D3右移右移DSR左移左移DSLMBMAQ0Q1Q2Q3并行输入并行输入时钟时钟脉冲脉冲CP串行输入串行输入控制信号控制信号输输 出出输输 入入清清零零RD序序号号n2Qn1Qn0Qn3Qn2Qn1Qn3Qn2Qn1Qn3Qn2Qn1Qn0Qn2Qn1Qn0Qn2Qn1Qn0Qn3Q异步清零异步清零 同步置数同步置数低位向高位

31、挪动低位向高位挪动(右移右移)高位向低位挪动高位向低位挪动(左移左移)坚持坚持 按移存规律构成的恣意模值计数分频按移存规律构成的恣意模值计数分频器称为移存型计数器。常用的移存型器称为移存型计数器。常用的移存型计数器有计数器有 环形计数器和扭环计数器。环形计数器和扭环计数器。用集成移位存放器实现恣意模值用集成移位存放器实现恣意模值 的计数分频的计数分频移位存放器构成的同步移位计数器移位存放器构成的同步移位计数器 1. 环形计数器环形计数器 环形计数器的特点：环形计数器的特点： 电路简单，电路简单，N位移位存放器可以计位移位存放器可以计N个数，实现模个数，实现模N计计数器。形状为数器。形状为1的输

32、出端的序号等于计数脉冲的个数，的输出端的序号等于计数脉冲的个数，通常不需求译码电路。通常不需求译码电路。0Q1QS3D2D1D0D2Q3Q74194SRDCPDSLSRD01111000START3Q00001Q0010Q1Q0100210001、环形计数器、环形计数器例例1 1：用：用CT1195CT1195构成构成M=4 M=4 的环形计数器。的环形计数器。 态序表 移位存放器构成的移位计数器移位存放器构成的移位计数器1. 环形计数器环形计数器3Q00001Q0010Q1Q0100210000011011011001001011111101101101110100000111101011、

33、 环形计数器环形计数器1.1.电路除了有效计数循环外，还有五个电路除了有效计数循环外，还有五个无效循环；无效循环；2.2.不能自启动不能自启动; ;3. 3. 任务时首先在任务时首先在SH/LDSH/LD加启动信号进展加启动信号进展预置预置. .1、 环形计数器环形计数器1. 衔接方法：衔接方法：将移位存放器的最后一级输出将移位存放器的最后一级输出Q反响到第一级反响到第一级的、的、K输入端；输入端；2. 判别触发器个数判别触发器个数n ：计数器的模为计数器的模为(n为所需移位存放器的位为所需移位存放器的位数数)2扭环形计数器扭环形计数器为了添加有效计数形状，扩展计数器的模，可用扭环形计数器。为

34、了添加有效计数形状，扩展计数器的模，可用扭环形计数器。 普通来说，普通来说，N位移位存放器可以组成模位移位存放器可以组成模2N的扭环形计数器，只需将的扭环形计数器，只需将末级输出反相后，接到串行输入端。末级输出反相后，接到串行输入端。QD1SR013SQQSSLD74194DRDDCPQ02D1D32010清零101011001001001001011101001101101Q000110001QQ00003011002Q0011111001111111移位存放器构成的移位计数器移位存放器构成的移位计数器2 、 扭环形计数器扭环形计数器例例1 1： M=8 M=8 的的 扭环形计数器。扭环形计数器。 态序表态序表 Q0 Q1 Q2 Q0 Q1 Q2 Q 3Q 3 0 0 0 0 0 00 0 1 0 1 0 0 00 0 1 1 1 1 0 00 0 1 1 1 1 1 01 0 1 1 1 1 1 11 1 0 1 0 1 1 11 1 0 0 0 0 1 11 1 0 0 0 0 0 10 1移位存放器构成的移位计数器移位存放器构成的移位计数器1. 1. 电路除了有效计数循环外，还有一个电路除了有效计数循环外，还有一个无效循环无效循环; ;2. 2. 不能自启动不能自启动; ;3. 3. 任务时首先在任务时首先在R R加启动信号进展清零加启动