数字逻辑第3次实验报告模板

1、数字逻辑实验报告（3）团队成员：姓名班级学号贡献百分比实验部分：实验完成结果、时间（亮点、完成、基本完成、未完成）总分（实验部分 70% +报告 30%）第一个实验第二个实验第三个实验检查结果检查时间检查老师报告人： 实验指导教师： 报告批阅教师： 计算机科学与技术学院20年月日一、实验内容时序逻辑电路的 Verilog HDL 设计。二、实验目的1. 熟悉 Xilinx Spartan-3E Field Programmable Gate Array 开发系统和 ISE14.1软件、Adept 软件的操作；2. 熟悉 FPGA 编程环境及实验流程；3. 掌握 Verilog HDL 的编程方

2、法。三、实验所用组件Basys2 开发板（芯片为 XC3S100E，封装为 CP132） 1 套。四、实验要求1. 险象验证与消除（必选）如果将一位全加器电路的输出 Si 和 Ci 作一次同或运算，见图 1 所示电路， 对应的理论波形和实际波形见图 2 所示。SiCi图 1 一位的全加器F实际波形理论波形图 2 理论波形和实际波形具体要求：（1）用 Verilog HDL 设计该电路，利用仿真，验证图 1 所示电路存在险象；（2）修改图 1 所示电路，消除险象，再用 Verilog HDL 设计它，利用仿真， 验证修改后的电路不存在险象；（3）将设计修改后的电路（不存在险象）下载到 Basys

3、2 开发板上，并进行 验证。2. 脉冲异步计数器（必选）分析如图 3 所示的脉冲异步计数器电路，完成如下内容：（1）说明该计数器的模是多少？（2）用 Verilog DHL 实现该脉冲异步计数器（采用结构级描述），将之下 载到 Basys2 开发板中，并进行验证。图 3 脉冲异步计数器电路 3时序逻辑电路的传输（可选）图 4 为时序逻辑的一种传输电路，它的输入有 2 个，分别为 INPUT 和 CLK、 输出有一个，为 OUT。 电路的传输周期 T=tCO（触发器的延时）+ tDELAY + tSU(触 发器数据建立时间)，如果 CLK 的周期大于或等于 T，则电路传输正常；如果 CLK 的周

4、期小于 T，则触发器可能经历亚稳态，导致电路传输不正常。tDELAYttSUCO源目的图 4 时序逻辑的传输电路具体要求：假设源触发器的延时时间为 17ns，非门的延时时间为 12ns，目的触发器的数 据建立时间为 1ns。（1）如果 CLK 的周期为 35ns，用 Verilog HDL 设计该电路，给出含 CLK、 INPUT、OUT 的仿真波形图；（2）如果 CLK 的周期为 25ns，用 Verilog HDL 设计该电路，给出含 CLK、 INPUT、OUT 的仿真波形图；（3）用 Verilog HDL 设计该电路，将之下载到 Basys2 开发板上，并进行验 证（要求数据传输是正

5、确的）。五、实验方案设计1. 险象验证与消除设计方案 要求：给出详细的设计过程，包括源程序、仿真程序、引脚约束（绑定）代 码和注释以及修改后不存在险象的电路图，可续页（a）原图设计方案（b）修改后（消除险象）设计方案2. 脉冲异步计数器的分析和设计方案 要求：给出详细的设计过程，包括源程序、仿真程序、引脚约束（绑定）代 码和注释等，可续页3. 时序逻辑电路的传输设计方案要求：给出详细的设计过程，包括源程序、仿真程序、引脚约束（绑定）代 码和注释等，可续页（a）CLK 的周期为 35ns 时的设计方案（b）CLK 的周期为 25ns 的设计方案六、实验结果记录1. 险象验证与消除结果记录（1）X

6、ST 的 RTL Schematic （语法分析得到的电路图，参见实验指导书 P15的图 3.12）截图（a）存在险象时的截图（b）修改后（消除险象）时的截图（2）仿真结果（截图并对输入、输出给以说明）（a）存在险象时的仿真结果（b）修改后（消除险象）时的仿真结果2. 异步 X 进制加法计数器的结果记录（1）XST 的 RTL Schematic （语法分析得到的电路图，参见实验指导书 P15的图 3.12）截图（2）仿真结果（截图并对输入、输出给以说明）3. 时序逻辑电路的传输结果记录（1）XST 的 RTL Schematic（语法分析得到的电路图，参见实验指导书 P15的图 3.12）截图（a）CLK 的周期为 35ns（2）仿真结果（截图并对输入、输出给以说明）（a）CLK 的周期为 35ns（b）CLK 的周期为 25ns七、实验结果分析八、思考