数字逻辑与数字系统设计习题参考答案

1、数字逻辑与数字系统设计第1章习题解答1.3 (1)86(2)219(3)106.25(4)0.68751.4 (1)101111(2)1001000(3)1000011.11(4)0.1011.5 (1)(117)10=(165)8=(1110101)2=(75)16(2)(3452)10=(6574)8=(110101111100)2=(D7C)16(23768.6875)10=(56330.54)8=(101110011011000.1011)2=(5CD8.B)16(0.625)10=(0.5)8=(0.101)2=(0.A)161.6 (1)(117)8=(1001111)2=(79)

2、10(2)(7456)8=(111100101110)2=(3886)10(3)(23765.64)8=(10011111110101.1101)2=(10229.8125)10(4)(0.746)8=(0.11111)2=(0.96875)101.7 (1)(9A)16=(10011010)2=(154)10(2) (3CF6)16=(11110011110110)2=(15606)10(3) (7FFE.6)16=(111111111111110.011)2=(32766.375)10(4) (0.C4)16=(0.110001)2=(0.765625)101-8(1)(125)10=(0

3、00100100101)8421BCD(2)(7342)10=(0111001101000010)8421BCD(3)(2018.49)10=(0010000000011000.01001001)8421BCD(4)(0.785)10=(0.011110000101)8421BCD1.9(1)(106)10=(1101010)2(2)(-98)10=(-1100010)2(-123)10=(-1111011)2原码=反码=补码=01101010原码=11100010反码=10011101补码=11100011原码=11111011反码=10000101补码=11111011(4)(-0.812

4、5)10=(-0.1101)2原码=1.1101000反码=1.0010111补码=1.00110001.10(1)(104)10=(1101000)21101000补=0110100001101000+100111110000011110000011+0100111111010010(-97)10=(-1100001)2-1100001补=10011111104-97补=01101000+10011111=00000111,104-97=(00000111)2=7(2)(-125)10=(-1111101)2-1111101补=10000011-125+79补=10000011+010011

5、11=11010010,-125+79=(-0101110)2=-4601111000(3)(120)10=(1111000)201111000补=01111000+10111101(-67)10=(-1000011)2-1000011补=1011110100110101120-67补=10000011+01001111=00110101,-125+79=(00110101)2=53(4)(-87)10=(-1010111)2-1010111补=1010100110101001+00001100(12)10=(1100)21100补=0000110010110101-87+12补=101010

6、01+00001100=10110101,-125+79=(-1001011)2=-75(79)10=(01001111)201001111补=01001111第2章习题解答2.3 解：根据逻辑图可直接写出逻辑表达式：(a)F=ABBC;(b)F=ABBCAC解：设3个输入变量分别为A、B、C,输出为F,按题意，其中有奇数个为1,则输出F=1,因此可写出其逻辑表达式为F=ABCABCABCABC。根据逻辑表达式可绘制逻辑习题2.4 图如下：习题2.3图2.5 解：根据逻辑图可直接写出逻辑表达式：(a)F=ABBC;(b)F=ABBCAC2.6 解：若A+B=A+C,则B=C不正确。若A=1,B

7、和C为不同值(如B=0,C=1或B=1,C=0),A+B=A+C仍然成立。(2)若AB=BC,则A=C不正确。若B=0,A和C为不同值，等式仍然成立。若1+A=B,则A+AB=B不正确。若1+A=B,贝UB=1,此时若A=0,贝UA+AB=0,不可能有A+AB=B(4)若1+A=A,则A+AB=A+B正确，因为若1+A=A,则A=1,无论B=0或B=1,均有A+AB=A+B2.7 解：(1)A+BC=(A+B)(A+C)证明：右边=A(A+C)+B(A+C)=A+AC+AB+BC=A+BC=左边2.8 AB+AB=(A+B)(A+B)证明：右边=AA+AB+AB+BB=AB+AB=左边(3)(

8、AB+C)B=ABC+ABC+ABC证明：左边=AB+BC右边=AB(C+C)+BC(A+A)=AB+BC=左边(4)BC+AD=(B+A)(B+D)(A+C)(C+D)证明：右边=(B+AB+BD+AD)(AC+C+AD+CD)=(B+AD)(C+AD)=BC+ACD+ABD+AD=BC+AD=左边2.7 解：(1) F=(A+B+C)(A+B+C)(A+B+C)=(ABACABBCACBCC)(ABC)=(ABABC)(ABC)=ABCABAbCACBC=ABBCACABC(2) F=(B+D)(A+C)(B+D)=(AB+AD+BC+CD)(B+D)=ABD+BCd+ABd+bCd(3)

9、 F=(AC)(BC)(AB)=(ABACBC)(AB)=abaCabCbC=abaCbC(4) F=ab+bC2.8 解：(1) F=ABCA(BB)C(AA)BC=ABCABCABCABCABC=Em(1,3,5,7)(2) F=ABCD+ACD+AD=ABCD+A(B+B)CD+A(B+B)(C+C)D=ABCD+ABCd+ABCD+ABCD+ABCD+ABCD+ABCD=汇m(1,3,5,7,9,11,13)(3) F=Em(3,6,7,8,9,10,11,12,13,14,15)(4) F=汇m(3,11,12,13,14,15)(5) F=Em(1,2,3,4,5,6)(6) F=

10、汇m(4,7,8,11)2.9 解：(1) FABBCDABCD(2) FABBCACABBCABCABCABBCFA(BC)BCACDA(BC)BCaCdABCACDABC(4)F(AC)(AD)AACCDACDD(5)F(6)FFACBC(8)F(AB)(BC)ABBC(3)F=BCABCD(6)F(A,B,C,D)=BCBCABC(ABC)D(ACBC)(BAC)(ACBC)(BACAC)ABCACBCABCABBC(6)F=BC+BD(4)F(A,B,C,D)=ABD(5)F(A,B,C,D)=BDACF(A,B,C)=ACAcBACDBCDBCABCABCDABCD(ACBC)BAC

11、ABBCAC=ABBCAC(2)F=1(4)F=ABCD(5)F=ABCD,F=aBC(7)F=ABBDCXCD2.11解：(1)F(A,B,C)=A+BDDBCADBDBCADBDABD2.10解：(1)F=ABACC(2)F(A,B,C)=BCi1.1i11111(8)F=ACBDiid第4章习题解答4.4 解:Fi=ABF2=AB输入输出ABF1F20000011110101100分析真值表可见，其功能相当于半减器功能，即a-b,Fl是本位差，F2是向高位的借位。4.5 解:Fi=ABCF2=ABCAB=ABCABABABC(ABAB)ABABCABC输入输出ABCF1F20000000

12、111010110110110010101001100011111分析真值表可见，电路实现的是全减器功能：Fi是A-B-C的本位差，F2是A-B-C向高位的进位。4.6解：根据题意:F=SASB,所以，可绘制电路如习题4.6图所示习题4.6图4.7 解：根据题意：F=XYAXYBXYCXYD,所以，可绘制电路如习题4.7图所示习题4.7图4.8 解:习题4.8图4.9 解：根据题意，三个变量有两个为1的卡诺图如习题4.9图(a)所示:由此可列出逻辑表达式为：F=ABCABCABC,根据逻辑表达式可绘制逻辑电路习题4.10 (b)所示:习题4.9图(b)4.11 解：根据题意，列出功能表如下:十

13、进制数余3码ABCD输出F0d1d2d30011140100150101160110070111081000091001010101011110111121100113d14d15d根据功能表绘制卡诺图如下：考虑无关项可得化简后的表达式:F=ABBCAC不考虑无关项，化简后的表达式:按不考虑无关项化简结果绘制的逻辑电路如习题4.10图(b)所示f=ABcdAbCabCd4.12 解：这是一个优先编码器的问题，设特快为A,直快为B,慢车为C,没有开车要求，输出为0,若A要求开车则输出，1,B要求开车输出为2,C要求开车输出3,根据A-B-C的优先顺序列功能表如下:输入输出ABCT1T000000

14、00111010100111010001101011100111101DI1110IITo=A+BCTi=ACAB根据化简后的逻辑表达式可绘制逻辑电路图如下:习题4.11图4.13 解：根据题意，输入为BCD码，输出为余3码，其轮换功能表如下表所示ABCDWXYZABCDWXYZ00000011100010110001010010011100001001011010XXXX001101101011XXXX010001111100XXXX010110001101XXXX011010011110XXXX011110101111XXXX余3码的四位从高到低依次为WXYZ其逻辑表达式如下:W雪m(5,

15、6,7,8,9)+X=Em(1,2,3,4,9)+Y=Em(0,3,4,7,8)+汇d(10,11,12,13,14,15)汇d(10,11,12,13,14,15)Z=Em(0,2,4,6,8)+=ABDBC=BDBCDBCD=CDCD=CDCD根据化简并变换后的逻辑表达式可绘制逻辑习题4-12图所示下:习题4.12图4.14 解：/4.6的VerilogHDL描述moduleex6(a,b,s,f);/inputa,b,s;outputf;assignf=(s?b:a);endmodule/4.7的VerilogHDL描述moduleex7(a,b,c,d,x,y,f);inputa,b,

16、c,d;inputx,y;outputf;regf;always(aorborcordorxory)begincase(x,y)2'b00:f<=a;2'b01:f<=b;2'b10:f<=c;2'b11:f<=d;default:f<=a;endcaseendendmodule/4.8的VerilogHDL描述moduleex8(e,b,a,f);inpute,b,a;output0:3f;reg0:3f;always(eorbora)if(e)case(b,a)2'b00:f<=4'b0111;2'

17、b01:f<=4'b1011;2'b10:f<=4'b1101;2'b11:f<=4'b1110;default:f<=4'b0111;endcaseelsef<=4'b1111;endmodule/4.9的VerilogHDL描述moduleex9(a,b,c,f);inputa,b,c;outputf;regf;always(aorborc)case(a,b,c)3'b011:f<=1'b1;3'b101:f<=1'b1;3'b110:f<=1&#

18、39;b1;default:f<=1'b0;endcaseendmodule/4.10的VerilogHDL描述moduleex10(a,b,c,d,f);inputa,b,c,d;outputf;regf;always(aorborcord)case(a,b,c,d)4'b0011:f<=1'b1;4'b0100:f<=1'b1;4'b0101:f<=1'b1;4'b1010:f<=1'b1;4'b1011:f<=1'b1;4'b1100:f<=1'

19、;b1;default:f<=1'b0;endcaseendmodule/4.11的VerilogHDL描述moduleex11(a,b,c,f);inputa,b,c;output1:0f;reg1:0f;always(aorborc)if(a)f<=2'b01;elseif(b)f<=2'b10;elseif(c)f<=2'b11;elsef<=2'b00;endmodule4.12的VerilogHDL描述moduleex11(a,b,c,d,f);inputa,b,c,d;output3:0f;reg3:0f;alw

20、ays(aorborcord)case(a,b,c,d)4'b0000:f<=4'b0011;4'b0001:f<=4'b0100;4'b0010:f<=4'b0101;4'b0011:f<=4'b0110;4'b0100:f<=4'b0111;4'b0101:f<=4'b1000;4'b0110:f<=4'b1001;4'b0111:f<=4'b1010;4'b1000:f<=4'b1011;4&

21、#39;b1001:f<=4'b1100;default:f<=4'b0011;endcaseendmodule4.14 解：(a)根据所给电路可列出逻辑表达式如下：F=ABAC，当B=1,C=1时，F=AA,由于非门的延迟，使得A和A到达F的时间不同时，从而使该电路在A改变时存在竞争-冒险(b)根据所给电路可列出逻辑表达式如下：F=(AB)(BC)，当A=1,C=1时，F=BB,由于非门的延迟，使得B和B到达F的时间不同时，从而使该该电路在B改变时存在竞争-冒险4.15 解：(a)根据所给电路可列出逻辑表达式如下：F=ABBACAE=AB+BAC+AE=B(A+A

22、C)+AE=BCAE以通过增加冗余项的方法实现，即增加一项BCD,如题4.15图(b)所示，消除相切的包围圈即可。(b)根据所给电路可列出逻辑表达式如下：F=ABCBCCDCDD=(A+B+C)(B+C+CD)+CD+D=(A+B+C)(B+C+C+D)(C+D+D)=(A+B+C)(B+D)C=(A+B+C)(BC+Cd)=ABCBCaCDBCD=BCACD从表达式可见，无论A、B、C、D为何值，电路都不存在竞争-冒险第5章习题解答5.15 解：F1=ABCABCF2=ABCAbcABCaBCaBcABC5.16 解：Fi=AB+BC+AC=CBACBACBACBACBAcBa=m7+m3+

23、m6+m5=E(R3,m5,m6,m7)F2=E(m,m2,m4,m7)电路如习题5.16图所示74HC138题5.16图5.17 解：8选1多路选择器选用74HC151,根据其输出与输入的逻辑方程:CBACBACBACBACBACBAF1=ABCACBC=1CBA1C1A1CB1F2=ACdABCDBCBCD=DC1AdcBA电路如习题5.17图(a)和图(b)所示。1CB1DCB1，由mi引习题5.17图(a)5.18解：一片HC85可以实现两个4位二进制数比较,习题5.17图(b)所以需要两片才能实现8位二进制数的比较,其中高4位用一片，低4位用另一片，高4位的A=B输入接1,低4位的A

24、=B输入高4位的QA=B输出电路如习题5.18图所示。U3A4»A=EQA=BAO10A<BQ&uRbRQ为泡除BQMBA512AL12置313A2isA7L5A315B49B511即yBl11现H第14B71&172_E。3,_d_54NHC8574HCS5习题5.18图5.19解：根据习题5.19图-31.1i科HKB34足.叫<YjO习题5.19图可列出B2和B1的逻辑表达式：DBADC(DBA)(DC)DDCDBCBDACADCBCADC(BA)上式表明：(1)如果8421码的最高位D为0,次高位C为0,则输出值不变；(2)如果8421码的最高位D

25、为0,次高位C为1,则只要B和A任一位为1,即加0110;(3)如果8421码的最高位D为1,则不管其低三位为何值，都必须加上0110。根据以上规则列出输入与输出值的对应关系表如下表所示，可见输出为2421码。十进制数输入输出DCBAZYXW000000000100010001200100010300110011401000100501011011601101100701111101111010009100111115.20 解：将8421BCD码转换成余3码，只需将8421BCD码作为74HC283的一个4位二进制数输入，与另一个输入数0011相加即可。5.21 解：要用8选1数据选择器74

26、HC151和门电路设计一个四位二进制码产生偶校验，在当输入的四位二进制码中有奇数个1时，输出F为1,否则为0。设四位二进制码DCBA为输入逻辑变量，校验结果F为输出逻辑变量。所对应的偶校验的逻辑关系见表。若由8选1数据选择器74HC151和门电路实现此逻辑关系，可以将输入变量C、B、A送入74HC151的C、B、A端，当CBA从000111取8组值时，F与D的关系参见下表，又知当ABC从000111取8组值时，数据选择器将依次选通D0D7,据此可将输入变量D送入D。、D3、D5、De,D送入D1、D2、D4、D7。电路如习题5.21图所示，它可以完成一DCBAF0000000011001010

27、011001001010100110001111_1000110010101001011111000110111110111110个四位二进制码的奇偶校验功能。习题5.21图5.22 解：设5个变量为A、B、C、D、巳输出为F输入与输出之间的关系ABCDEFABCDEF000000100000000010100010000100100100000110100111001000101000001010101011001100101101001111101111010000110000010010110011010100110101010111110111011000111001011011111

28、011011101111101011111111111用B、C、D作为8选1数据选择器的通道选择信号，则由上面的真值表可知，8选1数据选择器的数据各输入端与A、E的关系如下：D0=0A=0时，Di=0;A=1时，Di=EA=0时，D2=0；A=1时，D2=EA=0时，D3=E;A=1时，D3=1A=0时，D4=0;A=1时，D4=EA=0时，D5=E;A=1时，D5=1A=0时，D6=E;A=1时，D6=1D7=1由此，可用两个2选1数据选择器：一个选择器根据A的状态从0和E中选择一个送给D、D2、D4；另一个选择器根据A的状态从E和1中选择一个送给D3、D5、D6。原理框图如习题5.22(a

29、)所示：BCD习题5.22(a)图8选1选择器可用74HC151,2选1选择器可由两个与门、一个非门和一个或门构成，可绘制Proteus中的仿真原理图如习题5.22(b)图所示。习题5.22图(b)5.23 解：表5.674HC148的功能表输入输出Ei|0|1|2|3|4|5|6|7A2AiAoGsEo1XXXXXXXX1111o0111111111111o0XXXXXXX000oo10XXXXXX01001o10XXXXX01101oo10XXXX0111011o10XXX0111110oo10XX011111101o10X011111111oo1001111111111o1根据74HC1

30、48的功能表中可见，当输入使能Ei=1时，禁止编码，此时，编码输出3位全1,且输出使能Eo为低电平，表示无有效编码输出，扩展端Gs为高电平；只有当Ei=0时才允许编码，编码输出取决于有效输入信号，若无有效信号输入，即输入仍全为1,则Eo=0,表示输出A2A1A0=111不是有效编码，Gs仍为高电平；若存在有效输入信号，则Eo=1,表示输出编码有效，按信号优先级别，输出反码形式的编码，且Gs=0。比如Ei=0,且17=0,无论其它输入是0或1,输出使能Eo=1,表示输出编码A2AiAo=000为有效编码。将上片的使能输出端接到下片的使能输入端，再将两片对应的输出编码端作为与门的输入，其输出即为应

31、用的4位编码输出，4位编码的最高位用上片的Gs即可，两片的Eo的相或作为最后的Eo输出，即构成16线-4线编码器，如习题5.21图所示。iift习题5.23图5.24 解：设一位全加器的输入为A、B、C,输出本位和为F2,向高位的进位为F2,根据全加器的输出逻辑表达式，F2（A,B,C）=mi+m2+m4+m7,Fi（A,B,C）=m7+m3+me+m5,可绘制电路与习题5.16图相同。在用74283做两个余3码加法运算时，如果要彳#到余3码表示相加结果，在有进位时，应该做加0011的修正，如果没有进位，则应该做减0011的修正，而减0011又可以用加上-0011的补码来实现，-0011的补码

32、可通过对0011各位求反，然后在最低位加1实现，因此可设计电路如上图所示。U1的输出是两个余3码的当成二进制数相加的结果，U2的输出即为修正后的余3码表示的和，如习题5.24图所示。5.26 解：根据8421与其它编码的对应关系表，要将余3码转换成8421码，只需用74283将余3码与-0011的补码（即1101）相加即可；要将5421码转换成8421码，只需在5421码大于4时，将5421码与-0011的补码（即1101）相加即可；要将2421码转换成8421码，只需在2421码大于4时，将2421与-0110的补码(即1010)相加即可。十进制数有权码无权码8421码5421码2421码余

33、3码00000000000000011100010001000101002001000100010010130011001100110110401000100010001115010110001011100060110100111001001701111010110110108100010111110101191001110011111100要将余3码转换成8421码，只需将余3码减去0011,也就是加上(-0011)的补码1101即可。所以只需将B3、B2和B0直接接高电平，而B1接低电平，电路如习题5.26-1所示。其中DCBA是余3码输入，ZWYX是8421码输出。(2)要将5421码转

34、换成8421码的转换，当5421码小于5时，两者相同，大于或等于5时，才需要变换，而变换的规则是减去0110,即加上1101,所以只需将5421的最高位直接连到B3、B2和B0即可。电路如习题5.26-2图所示。其中DCBA是5421码输入，ZWYX是8421码输出。(3)要将2421码转换成8421码的转换，当2421码小于5时，两者相同，大于或等于5时,才需要变换，而变换的规则减去0110,即是加上1010,所以只需将2421的最高位直接连到B3和B1即可。电路如习题5.26-3图所示。其中DCBA是2421码输入，ZWYX是8421码输出。5.27解：根据对编码表的分析比较:十进制数有权

35、码无权码8421码5421码2421码余3码00000000000000011100010001000101002001000100010010130011001100110110401000100010001115010110001011100060110100111001001701111010110110108100010111110101191001110011111100(1)要将8421码转换成5421码，可将8421码在小于5时保持不变，在大于或等于5时加上0011即可。而大于或等于5的条件是用DCBA表示的8421码中D为1,或C为1并且B和A之一为1,即D+C(B+A),由此

36、可设计出转换电路如习题5.27-1图所示，其中DCBA是8421码输入，ZWYX是5421码输出。(2)要将5421码转换成余3码，可将5421码在大于或等于5时保持不变，在小于5时加上0011即可。而小于5的条件是用DCBA表示的8421码中D为0,而且C为0,或者D为0而且(B+A)也为0,即DCdAB,由此可设计出转换电路如习题5.27-2图所示，其中DCBA是5421码输入，ZWYX是余3码输出。(3)要将余3码转换成5421码，可将余3码在大于或等于5时保持不变，在小于5时减去0011即加上1101即可。而小于5的条件是用DCBA表示的余3码中D为0,所以只需在条件D的输出送到B3、

37、B2和B0即可得到相应的转换电路相同，如习题5.27-3图所示。(4)将5421码转换成2421码，可将5421码在小于5时保持不变，在大于或等于5时加上0011即可，所以设计出转换电路与8421码到5421码的转换电路相同，如习题5.27-1图所习题5.27-1图习题5.27-2图习题5.27-3图5.28解:4个二选1的数据选择器用74HC157,用X作为其选择端，当X=0时，做加法A+B,将B的原值输出送到74283的B3B2B1B0与74283的另一个数A3A2A1A0相加，当X=1时，做减法，将B的反值输出送到74283的B3B2B1B0与74283的另一个数A3A2A1A0相加同时

38、将X本身作为进位输入接到74283的00,即可实现由X控制的加/减法器。如习题5-28图所示3-3-i5U674HC13774HC2S3习题5-28图第6章习题解答6.1 在图6.3由两个与非门构成的基本RS触发器中，如果R、S两端的输入电压波形如图6.60所示，试画出输出端Q和Q的波形。解：由给定的图形可知，R、S两端的输入信号状态可分为7个时间段(1)第1个时间段内,R1,S0,输出为Q1,Q0(2)第2个时间段内,R0,S0,输出为Q1,Q1(3)第3个时间段内,R0,S1,输出为Q0,Q1(4)第4个时间段内,R1,S1,输出保持不变同理，可画出其他几个时间段内的输出波形，如图所示。R

39、SQQ习题6.1图6.2 试用两个2输入或非门构成一个基本RS触发器，画出逻辑电路图并分析其工作原理。解：由或非门构成的基本RS触发器逻辑电路如图所示。分析该电路的工作过程，可列出其特性表如表所示。或非门构成的基本RS触发器的特性表RSQQ*Q*说明00010110保持原状态01011100置位10010011复位11010*0*0*0*禁止的输入状态，输入信号同时撤消时输出状态不确定6.3与非门构成的同步RS触发器（逻辑电路如图6.5所示）中，R、S端的输入波形如图6.61所示，试画出Q和Q的输出波形，设触发器的初态Q=0。解：由同步RS触发器的工作特性可知，在CLK=1期间，R、S的状态决

40、定了输出的状态。CLK=0期间，输出状态保持不变。在第1个CLK为高电平期间，R=0,S=1,输出被置位，Q=1,Q0,CLK下降沿到达后，该状态被保持在第2个CLK为高电平期间，R=1,S=0,输出被复位，Q=0,Q1,CLK下降沿到达后，该状态被保持在第3个CLK为高电平期间，首先是R=0,S=1,输出被置位，Q=1,Q0;然后，R=1,S=0,输出被复位，Q=0,Q1,CLK下降沿到达后，该状态被保持同理可画出后面两个CLK脉冲中输出的波形，如图所示。ttttt习题6.3图6.4 同步D触发器（逻辑电路如图6.11所示）的输入波形如图6.62所示，试画出Q端的输出波形，设触发器的初态Q=

41、0O解：由同步D触发器的工作特性可知，在CLK=1期间，输出Q跟随D的状态而变化。CLK=0期间，输出状态保持不变。可画出输出的波形图如图所示。6.5 同步JK触发器（逻辑电路如图6.15）的输入波形如图6.63所示，试画出Q端的输出波形，设触发器的初态Q=0。解：由同步JK触发器的工作特性可知，在CLK=1期间，J、K输入端的状态决定了输出的状态。CLK=0期间，输出状态保持不变。在第1个CLK为高电平期间，J=0,K=1,输出被复位，Q=0,CLK下降沿到达后，该状态被保持在第2个CLK为高电平期间，J=1,K=0,输出被置位，Q=1,CLK下降沿到达后，该状态被保持在第3个CLK为高电平

42、期间，首先是J=0,K=1,输出被复位，Q=0;然后，J=1,K=1,触发器翻转，输出Q=1,CLK下降沿到达后，该状态被保持同理可画出后面两个CLK脉冲中输出的波形，如图所示。0习题6.5图t6.6 在一个下降?&触发的JK触发器上施加如图6.64所示的输入波形，试画出Q端的输出波形，设触发器的初态Q=0。解：由下降沿触发JK触发器的工作特性可知，触发器的输出状态取决于CLK下降沿到达瞬间J、K输入端的状态，由此可画出输出波形如图所示。习题6.6图6.7设图6.65所示的各触发器都是上升沿触发，且初态均为冲作用下各触发器Q端的输出波形。Q=1,试画出5个CLK脉图6.65习题6.7图

43、解：三个触发器都是上升沿触发,初态为由D触发器的连接方式可知，其特性方程为Q*DQ,所以每个CLK上升沿到达时，其输出都会翻转，如图（a）所示。该JK触发器的JQ,K=Q,所以其特性方程为Q*JQKQQ,所以每个CLK上升沿到达时，其输出都会翻转，如图（b）所示。该T触发器的TQ,初态Q=1,所以T0,触发器的输出保持不变，一直维持为1不变，即Q=1,输出波形图略。6.8试写出图6.66所示各触发器的特性方程。CLKSETJQKCLRQ解:(1)Q,所以，其特性方程为Q*DQ(2)Q,K=Q,所以其特性方程为Q*JQKQQQQQQ(3) TQ,所以其特性方程为Q*TQTQQQQQ1(4) SQ

44、,R=Q,所以其特性方程为Q*SRQQQQQ(5) D=Q,所以，其特性方程为Q*=D=Q(6) J=Q,KQ,所以其特性方程为Q*JQKQQQQQQT=Q,所以其特性方程为Q*TQTQQQQQ0(8) S=Q,RQ,所以其特性方程为Q*SRQQQQQ(9) J=K=1,所以其特性方程为Q*JQKQQ(10) T=1,所以其特性方程为Q*TQTQQ10.9 用T触发器和与非门构成JK触发器，画出逻辑电路图。解：用T触发器构成JK触发器，就是要找出其输入端T的逻辑函数式。列出JK触发器的特性表，并找出如果用T触发器实现该功能，每种状态变化情况对应的T输入端状态，如下表所示。JK触发器的特性表及其

45、与T触发器输入端的对应关系JKQQ*T说明00000维持原状态，故T=000110维持原状态，故T=001000维持原状态，故T=001101翻转，故T=110011翻转，故T=110110维持原状态，故T=011011翻转，故T=111101翻转，故T=1由上表可写出T与J、K、Q之间的逻辑关系式：TJKQJKQJKQJKQJQKQ,将其代入T触发器的特性方程，得Q*TQTQJQKQQJQKQQJQJKKQJQQJQJKQKQJQKQ将T的逻辑表达式化为用与非门实现，得:TJQKQJQKQ由此可画出逻辑电路图如下图所示。10.10 某触发器有两个输入信号X、Y,且特性方程为Q*=XYQ,试用

46、JK触发器实现该触发器。解：特性方程Q*XYQXYQXYQ与JK触发器的特性方程Q*JQKQ进行比较得，JXY,KXY逻辑电路图如图所示。CLK1KCLRQQ习题6.10图10.11 分析图6.67所示时序电路的逻辑功能，写出电路的驱动方程和状态方程，画出电路的状态转换图，并说明电路是否能够自启动。CLKQ2图6.67习题6.11图解：该电路是一个同步日序逻辑电路，3个触发器FFo、FF1、FF2都是在CLK的上升沿动作,故不需写时钟方程。(1)写出3个触发器的驱动方程由逻辑电路图，可写出各驱动方程如下。J0=Ko=1J1=K1=QoJ2=K2=Q1Qo(2)将驱动方程代入到JK触发器的特性方

47、程Q*JQKQ中，求得各触发器的状态方程*Q0Q0*Q1Q1Q0Q1Q0Q1Q0_*_Q2Q2Q1Q0Q2Q1Q0Q2Q1Q0(3)列出状态转换真值表，并画出状态转换图设触发器的初始状态为Q2QiQ0=000,代入状态方程，可得Q2Q1Q0001。依次求出*Q2Q1Q0的所有取值情况下，对应的次态Q2Q1Q0,列成状态转换表如下。习题6.11的状态转换表Q2Q1Q0_*Q2_*Q1_*Q0Q2Q1Q0_*Q2_*Q1_*Q0000001100101001010101110010011110111011100111000由状态转换表可以看出，8个状态000111都是有效状态，不存在无效状态。画出

48、状态转换图如下图所示。QQQ000A001>010*011习题6.11的状态转换图(4)归纳该电路的逻辑功能在CLK脉冲上升沿的作用下，Q2Q1Q0的状态从000至IJ111,以递增的形式每输入8个CLK脉冲循环一次。所以，该电路是一个同步八进制加法计数器。由于没有无效状态，所以该电路能够自启动。10.12 分析图6.68所示时序电路的逻辑功能，X为输入变量。解：2个触发器FF。、FFi的驱动(1)该电路是一个同步时序逻辑电路，由逻辑电路可写出方程及状态方程如下。*Q0D0Q0XQi-*-Q1D1XQ1Q0Q1Q0(2)列出状态转换真值表根据各触发器的状态方程，可列成状态转换表如下。习题6.12的状态转换表XQ1Q0*Q1*Q0XQ1Q0*Q1*Q000001100010011010110010001101111100(3)归纳电路的逻辑功能0001