计算机中常用的逻辑部件ppt课件

1、p在计算机中，几乎一切部件除了存储单元与在计算机中，几乎一切部件除了存储单元与外部设备都是由逻辑电路和触发器构成的，外部设备都是由逻辑电路和触发器构成的，即使是存储器和外部设备，其控制部分也是由即使是存储器和外部设备，其控制部分也是由逻辑电路和触发器构成的。逻辑电路和触发器构成的。p2.1 三种根本逻辑操作及三种根本逻辑操作及Boole代数代数p2.2 逻辑函数的化简逻辑函数的化简p2.3 逻辑门的实现逻辑门的实现p2.4 计算机中常用的组合逻辑电路计算机中常用的组合逻辑电路p2.5 根本逻辑电路根本逻辑电路p根本概念根本概念p逻辑代数是逻辑代数是18471847年由英国数学家乔治年由英国数学

2、家乔治布尔布尔George Boole)George Boole)首先创建的，所以通常人们又称逻首先创建的，所以通常人们又称逻辑代数为布尔代数。辑代数为布尔代数。p逻辑代数与普通代数有着不同概念，逻辑代数表示逻辑代数与普通代数有着不同概念，逻辑代数表示的不是数的大小之间的关系，而是逻辑的关系，它的不是数的大小之间的关系，而是逻辑的关系，它仅有两种形状即：仅有两种形状即：0 0，1 1。它是分析和设计数字系统。它是分析和设计数字系统的数学根底。的数学根底。p逻辑代数的运算规那么也不同于普通的运算规那么，逻辑代数的运算规那么也不同于普通的运算规那么，它有三个根本的运算它有三个根本的运算与、或、非。

3、与、或、非。p根本概念根本概念p逻辑代数除了用布尔代数表示外，还经常采用另外逻辑代数除了用布尔代数表示外，还经常采用另外几种工具来表述，它们是真值表法、逻辑图法、卡几种工具来表述，它们是真值表法、逻辑图法、卡诺图法、波形图法、点阵图法和硬件设计言语法。诺图法、波形图法、点阵图法和硬件设计言语法。p真值表用表格来表示逻辑函数，它是由逻辑变量的真值表用表格来表示逻辑函数，它是由逻辑变量的一切能够取值组合及其对应的逻辑函数值所构成的一切能够取值组合及其对应的逻辑函数值所构成的表格。表格。ppF=A+B？p根本概念根本概念p逻辑图是用规定的图形符号来表示逻辑函数运算关逻辑图是用规定的图形符号来表示逻辑

4、函数运算关系的网络图形。系的网络图形。ppH=XY+XYH=XYp根本概念根本概念p卡诺图是一种几何图形，用来简化逻辑函数表达式，卡诺图是一种几何图形，用来简化逻辑函数表达式，并将表达式化为最简方式的有用工具。并将表达式化为最简方式的有用工具。p根本概念根本概念p波形图是用电平的高、低变化来动态表示逻辑变量波形图是用电平的高、低变化来动态表示逻辑变量值变化的图形。值变化的图形。p根本概念根本概念p点阵图是早期可编程逻辑器件中直观描画逻辑函数点阵图是早期可编程逻辑器件中直观描画逻辑函数的一种方法。的一种方法。Y1=DCBA+DCBA+DCBA+DCBA=m2+m3+m6+m7Y2=DCBA+DC

5、BA+DCBA+DCBA=m6+m7+m10+m14Y3=DCBA+DCBA=m4+m14Y4=DCBA+DCBA=m2+m15DCBAm0m1m2m14 m15p根本概念根本概念p硬件设计言语法是采用计算机高级言语来描画逻辑硬件设计言语法是采用计算机高级言语来描画逻辑函数并进展逻辑设计的方法，它运用于可编程逻辑函数并进展逻辑设计的方法，它运用于可编程逻辑器件中。目前运用最广的硬件设计言语由器件中。目前运用最广的硬件设计言语由ABLE-HDLABLE-HDL、VHDLVHDL等。等。以3-8译码器为例module decode(in, out);input 2:0 in;output 7:0

6、out;assign out0 = (!in2) & (!in 1) & (!in0); assign out1 = (!in2) & (!in 1) & ( in0); assign out2 = (!in2) & ( in 1) & (!in0);assign out3 = (!in2) & ( in 1) & ( in0); assign out4 = ( in2) & (!in 1) & (!in0); assign out5 = ( in2) & (!in 1) & ( in0); ass

7、ign out6 = ( in2) & ( in 1) & (!in0); assign out7 = ( in2) & ( in 1) & ( in0); endmodulep与逻辑与逻辑(AND Logic)p与逻辑又叫做逻辑乘，可以用表达式的方式表与逻辑又叫做逻辑乘，可以用表达式的方式表示为示为:pF=AB=ABp式中的小圆点式中的小圆点“表示逻辑变量表示逻辑变量A和和B的与运算。书写时小圆点经常省去。的与运算。书写时小圆点经常省去。p工程运用中，与运算采用逻辑与门电路来实现。工程运用中，与运算采用逻辑与门电路来实现。p与运算可以推行到恣意多变量的情况。与

8、运算可以推行到恣意多变量的情况。pF=ABC=ABCp与逻辑与逻辑(AND Logic)p例如：银行保险库的门上有两把锁，有两位管例如：银行保险库的门上有两把锁，有两位管理员甲、乙各掌管一把钥匙，需求商定两人同理员甲、乙各掌管一把钥匙，需求商定两人同时翻开各自的一把锁时，他们才干进入保险库。时翻开各自的一把锁时，他们才干进入保险库。p这是生活中进展逻辑与运算的一个例子。这是生活中进展逻辑与运算的一个例子。p或逻辑或逻辑(OR Logic)p或逻辑又叫做逻辑加，可以用表达式的方式表或逻辑又叫做逻辑加，可以用表达式的方式表示为示为:pF=ABp工程运用中，或运算采用逻辑或门电路来实现。工程运用中，

9、或运算采用逻辑或门电路来实现。p或运算可以推行到恣意多变量的情况。或运算可以推行到恣意多变量的情况。pF=ABCp例如：家门上有一把锁，家人每人各自带一把例如：家门上有一把锁，家人每人各自带一把钥匙。那么任何时候，家人无论谁均可以单独钥匙。那么任何时候，家人无论谁均可以单独进入房间，而不用等另外的人。这是生活中进进入房间，而不用等另外的人。这是生活中进展逻辑或运算的例子。展逻辑或运算的例子。p非逻辑非逻辑(NOT Logic)p非逻辑，可以用表达式的方式表示为：非逻辑，可以用表达式的方式表示为：F=Ap式中，逻辑变量式中，逻辑变量A上方的小短线上方的小短线“表示非表示非运算。运算。p工程运用中

10、，非运算用非门反相器电路来工程运用中，非运算用非门反相器电路来实现。逻辑图符中，用小圆圈实现。逻辑图符中，用小圆圈“表示非运表示非运算。算。p复合逻辑运算复合逻辑运算p与非逻辑与非逻辑(NAND Logic)(NAND Logic)p或非逻辑或非逻辑NOR Logic)NOR Logic)p与或非逻辑与或非逻辑p异或逻辑异或逻辑p同或逻辑同或逻辑p各种逻辑门的图形符号p逻辑代数的根本定律逻辑代数的根本定律p将一个逻辑函数变成一个方式更简单、与之等效的逻辑函数，称为化简。p由于每个逻辑表达式是和一个逻辑电路相对应的，因此表达式的化简也就能减少实现它的电路所用元件。p两种常用的化简方法：p公式化简

11、法p卡诺图化简法。p同一个逻辑函数可以有多种不同的逻辑函数表达式。同一个逻辑函数可以有多种不同的逻辑函数表达式。由于与或表达式是比较常见的，同时与或表达由于与或表达式是比较常见的，同时与或表达式容易和其他方式的表达式相互转换，所以普通所式容易和其他方式的表达式相互转换，所以普通所指的化简，是指要求化为最简的与或表达式，即指的化简，是指要求化为最简的与或表达式，即p要求乘积项的数目是最少的。要求乘积项的数目是最少的。p且满足乘积项最少的条件下，要求每个乘积项中变且满足乘积项最少的条件下，要求每个乘积项中变量的个数也是最少的。量的个数也是最少的。p公式化简法利用根本定律和恒等式进展化简p并项法：利

12、用A+A=1的公式，将两项合并为一项，并消去一个变量。如：A B CA B CA B(C+C)A Bp吸收法：利用A+AB=A的公式，消去多余的项。p如：ABABCD(EF)ABp消去法：利用A+AB=A+B的公式，消去多余的项。p如：AB+AC+BCAB+(A+B)CAB+ABCAB+Cp配项法：利用A= A(B+B)，将它作配项用，然后消去更多p的项。如：F=AB+AC+BC，在第三项配以因子A+A，那么有p FAB+AC+(A+A)BC AB+AC+ABC+ABCp (AB+ABC)(AC+ABC)ABAC分配率分配率反演率反演率消去法消去法p卡诺图化简法卡诺图化简法p利用公式法可以化简

13、逻辑函数，但运用这种方法利用公式法可以化简逻辑函数，但运用这种方法要求熟练掌握布尔代数的根本定律，而且需求一些要求熟练掌握布尔代数的根本定律，而且需求一些技巧，特别是经过公式法化简的逻辑表达式能否为技巧，特别是经过公式法化简的逻辑表达式能否为最简式很难判别。最简式很难判别。p根本概念根本概念p逻辑函数的最小项表达式利用逻辑函数的最小项表达式利用A+A=1的运算定律的运算定律p 例如：例如：FAB+ACAB(C+C)+AC (B+B)p ABC+ABC+ABC+ABCp用十进制最小项代表符号用十进制最小项代表符号mi来表示，可写为：来表示，可写为：pFA，B，C) m1 m3 m6m7p书写时，

14、常用十进制下标编号来代表最小项，故书写时，常用十进制下标编号来代表最小项，故又可写为：又可写为：FA，B，C) m(1，3，6，7)p卡诺图化简法卡诺图化简法p卡诺图是一种直观的平面方块图。它将平面划分为卡诺图是一种直观的平面方块图。它将平面划分为2n个小格，用来表示个小格，用来表示n个变量的全部个变量的全部2n个最小项。个最小项。以下图给出了三变量和四变量的卡诺图。以下图给出了三变量和四变量的卡诺图。p卡诺图的左边和上边书写的规那么是：两相邻小格卡诺图的左边和上边书写的规那么是：两相邻小格之间只能有一个变量是相反的，而其他的变量都是之间只能有一个变量是相反的，而其他的变量都是一样的。为了简单

15、起见，往往把周边变量的原码用一样的。为了简单起见，往往把周边变量的原码用“1表示、反码用表示、反码用“0表示。小格中的数字对应表示。小格中的数字对应的是最小项的取值。的是最小项的取值。p任何一个函数都可展开为假设干个最小项之和，因任何一个函数都可展开为假设干个最小项之和，因此，可用卡诺图表示恣意一个逻辑函数。此，可用卡诺图表示恣意一个逻辑函数。p例如，函数例如，函数F=ABC+BCD，可以转换成四个最小项，可以转换成四个最小项ABCD、ABCD、ABCD、ABCD之或，我们就在四之或，我们就在四变量卡诺图相应的四个小格上填变量卡诺图相应的四个小格上填“1来表示该函数。来表示该函数。 p卡诺图化

16、简法卡诺图化简法p规那么规那么p将一个逻辑函数用它的最小项表示为规范方式；将一个逻辑函数用它的最小项表示为规范方式；p某个组合所选的方格最小项必需使每个方格至某个组合所选的方格最小项必需使每个方格至少被包含一次；少被包含一次；p该当使各个组合包含尽能够多的方格；该当使各个组合包含尽能够多的方格；p一切的方格包含在尽能够少的不同组合中；一切的方格包含在尽能够少的不同组合中；p步骤步骤p将逻辑函数表示在卡诺图上；将逻辑函数表示在卡诺图上；p识别围圈识别围圈8方格的组合，假设不能那么进展方格的组合，假设不能那么进展(3)；p识别围圈识别围圈4方格的组合，假设不能那么进展方格的组合，假设不能那么进展(

17、4)；p识别围圈识别围圈2方格的组合；方格的组合；p将不能与任何其他方格组合的一个方格单独围圈将不能与任何其他方格组合的一个方格单独围圈p将各围圈组成的与项进展相加。将各围圈组成的与项进展相加。p实践运用中，步骤实践运用中，步骤(2)(5)的顺序也可反过来进展。的顺序也可反过来进展。p卡诺图化简法p例: 用卡诺图法化简函数p F=ACD + ABC + ABD+ BCD +AC+BCD+ABDp首先，将函数F用卡诺图表示。p其次，合并最小项。pp卡诺图化简法卡诺图化简法p例例: 化简函数化简函数pF(A,B,C,D)=(A+C)(B+C)(C+D)p(AB+AC+BC)(C+D)pABC+BC

18、+ABD+ACD+BCDpp F(A,B,C,D)=m(3,4,5,7,9,13,14,15)p任何复杂的逻辑运算都可经过根本逻辑操作任何复杂的逻辑运算都可经过根本逻辑操作“与与、“或或、“非非来实现。来实现。p实现这三种根本逻辑操作的电路是三种根本逻实现这三种根本逻辑操作的电路是三种根本逻辑门电路：辑门电路：“与与门、门、“或或门、门、“非非门门(反反相门相门)。p把这三种根本逻辑门串联组合，可构成实现把这三种根本逻辑门串联组合，可构成实现“与非与非、“或非或非、“与或非与或非、“异或异或、“同或同或功能的与非门、或非门、与或非门、功能的与非门、或非门、与或非门、异或门、同或门异或门、同或门

19、(异或非门异或非门)。组合逻辑电路组合逻辑电路逻辑电路的输出完全由当前的输入决议，电路中逻辑电路的输出完全由当前的输入决议，电路中没有存储单元没有存储单元 。2.4.12.4.1加法器加法器2.4.22.4.2算术逻辑单元简称算术逻辑单元简称ALUALU2.4.32.4.3译码器译码器2.4.42.4.4数据选择器数据选择器2.4.52.4.5数据分配器数据分配器n加法器是计算机根本运算部件之一。加法器是计算机根本运算部件之一。n不思索进位输入时，两数码不思索进位输入时，两数码Xn，Yn相加称为半加器。相加称为半加器。n图图(a)是其功能表。是其功能表。n由表写出半加和由表写出半加和Hn的表达

20、式如下：的表达式如下：nHn=Xn Yn + XnYn=XnYn(2.12)n图图(b)是它的逻辑图。半加器可用反相门及与或非门来实现，是它的逻辑图。半加器可用反相门及与或非门来实现，n 也可用异或门来实现。也可用异或门来实现。n假设思索低位进位输入假设思索低位进位输入Cn-1相加，那么称为全加器。图相加，那么称为全加器。图(a)是其功能表。是其功能表。n全加和全加和Fn和进位输出和进位输出Cn的表示式分别为：的表示式分别为：nFnXnYnCn-1+ XnYnCn-1n + XnYnCn-1+ XnYnCn-1nCn XnYnCn-1+ XnYnCn-1n + XnYnCn-1+ XnYnCn

21、-1n图(b)是其逻辑图。nFnXnYnCn-1+ XnYnCn-1n + XnYnCn-1+ XnYnCn-1nCn XnYnCn-1+ XnYnCn-1n + XnYnCn-1+ XnYnCn-1n全加器还可用两个半加器来构成。nFn是Xn、Yn相加再和Cn-1相加的结果n其表达式为：Fn=XnYnCn-1n将将n个全加器相连可得个全加器相连可得n位加法器，但其加法时间位加法器，但其加法时间较长。较长。n这是由于其位间进位是串行传送的，本位全加和这是由于其位间进位是串行传送的，本位全加和Fi必需等低位进位必需等低位进位Ci-1来到后才干进展，加法时来到后才干进展，加法时间与位数有关。间与位

22、数有关。n怎样才干提高加法器的任务速度？怎样才干提高加法器的任务速度？n只需经过改动进位逐位传送的途径来处理。只需经过改动进位逐位传送的途径来处理。n处理方法之一是采用处理方法之一是采用“超前进位产生电路超前进位产生电路来同时来同时构成各位进位，从而实现快速加法。我们称这种加构成各位进位，从而实现快速加法。我们称这种加法器为超前进位加法器。法器为超前进位加法器。n超前进位产生电路是根据各位进位的构成条件来实超前进位产生电路是根据各位进位的构成条件来实现的。现的。n只需满足下述两条件中任一个，就可构成只需满足下述两条件中任一个，就可构成C1：n(1)X1，Y1均为均为“1；n(2)X1，Y1任一

23、个为任一个为“1，且进位，且进位C0为为“1。n由此，可写得由此，可写得C1的表达式为：的表达式为：C1=X1Y1+(X1+Y1)C0n只需满足下述条件中任一个即可构成只需满足下述条件中任一个即可构成C2：n(1)X2，Y2均为均为“1；n(2)X2，Y2任一为任一为“1，且，且X1，Y1均为均为“1；n(3)X2，Y2任一为任一为“1，同时，同时X1，Y1任一为任一为“1，且且C0为为“1。n由此可得由此可得C2表达式为：表达式为：C2=X2Y2+(X2+Y2)X1Y1+(X2+Y2)(X1+Y1)C0n同理，可有同理，可有C3，C4表达式如下：表达式如下：n C3=X3Y3+(X3+Y3)

24、X2Y2+(X3+Y3)(X2+Y2)X1Y1+(X3+Y3)(X2+Y2)(X1+Y1)C0n C4=X4Y4+(X4+Y4)X3Y3+(X4+Y4)(X3+Y3)X2Y2+(X4+Y4)(X3+Y3)(X2+Y2)X1Y1n +(X4+Y4)(X3+Y3)(X2+Y2)(X1+Y1)C0n下面我们引入进位传送函数下面我们引入进位传送函数Pi和进位产生函数和进位产生函数Gi的的概念。它们的定义为：概念。它们的定义为：nGi=XiYi称为进位产生函数称为进位产生函数nPi=Xi+Yi称为进位传送函数称为进位传送函数nnG1的意义是：当的意义是：当X1，Y1均为均为“1时，不论有无进时，不论有无

25、进位输入，定会产生向高位的进位。位输入，定会产生向高位的进位。n P1的意义是：当的意义是：当X1，Y1中有一个为中有一个为“1时，假设时，假设有进位输入，那么本位向高位传送进位，这个进位有进位输入，那么本位向高位传送进位，这个进位可看成是低位进位越过本位直接向高位传送的。可看成是低位进位越过本位直接向高位传送的。n将P1、G1代入C1C4式，便可得：nC1=G1+P1C0 低位nC2=G2+P2G1+P2P1C0nC3=G3+P3G2+P3P2G1+P3P2P1C0nC4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0n由图2.6(a)可知，当全加器的输入均取反码时，它

26、的输出也均取反码。据此，可把它们以“与非、“或非、“与或非方式改写成如下方式：nC1=P1+G1C0nC2=P2+G2P1+G2G1C0nC3=P3+G3 G2+ G3G2P1+G3G2G1C0nC4=P4+G4P3+G4G3P2+G4G3G2P1+ G4G3G2G1C0p四位超前进位加法器四位超前进位加法器pALU是一种功能较强的组合逻辑电路。它能进展多种算术运算和逻辑运算。ALU的根本逻辑构造是超前进位加法器，它经过改动加法器的进位产生函数G和进位传送函数P来获得多种运算才干。下面经过引见SN74181型四位ALU中规模集成电路来引见ALU的原理。p在以下图功能表中，“加表示算术加，“+表

27、示逻辑加。它能执行16种算术运算和16种逻辑运算，M是形状控制端，M=H执行逻辑运算；M=L执行算术运算。S0 S3是运算选择端，它决议电路执行哪种算术运算或逻辑运算； Cn是ALU的最低位进位输入。 S0 S1 S2 S3 L L L L L L L H L L H L L L H H L H L L L H L H L H H L L H H H H L L L H L L H H L H L H L H H H H L L H H L H H H H L H H H HAA+BAB“0ABBABABA+BABBAB“1A+BA+BAAA+BA+B减1A加(AB)(AB)加(A+B)A减B

28、减1(AB)减1A加(AB)A加B(AB)加(A+B)(AB)减1A加AA加(A+B)A加(A+B)A减1A+1(A+B)加1(A+B)加1“0A加(AB)加1(AB)加(A+B)加1A减BABA加(AB)加1A加B加1(AB)加(A+B)加1(AB)A加A加1A加(A+B)加1A加(A+B)加1AM=H逻辑运算M=L 算术运算Cn=1 Cn=0p用用4片片74181电路可组成电路可组成16位位ALU(图图2.10)。p其中片内进位是快速的，但片间进位是逐片传送其中片内进位是快速的，但片间进位是逐片传送的，因此构成的，因此构成F0F15的时间还是比较长。的时间还是比较长。图图2.10 用用4片

29、片ALU构成的构成的16位位ALUp假设把假设把16位位ALU中的每四位作为一组，用类似四中的每四位作为一组，用类似四位超前进位加法器位超前进位加法器“位间快速进位位间快速进位的构成方法的构成方法来实现来实现16位位ALU(由四片由四片ALU组成组成)中的中的“组间快组间快速进位速进位，那么就能得到，那么就能得到16位快速位快速ALU。p推导过程如下：推导过程如下：p和前面讲过的一位的进位产生函数Gi的定义类似，四位一组的进位产生函数GN为“1的条件有以下四个中的任一个：p(1) X3，Y3均为“1，即G3=1；p(2) X3，Y3中有一个为“1，同时X2，Y2均为“1，即P3G2=1；p(3

30、) X3，Y3中有一个为“1，同时X2，Y2中有一个为“1， 同时X1，Y1均为“1，即P3P2G1=1；p(4) X3，Y3中有一个为“1，同时X2，Y2中有一个为“1， 同时X1，Y1中有一个为“1，同时X0，Y0均为“1，即P3P2P1G0=1。p依此，可得GN的表达式为：pGN=G3+P3G2+P3P2G1+P3P2P1G0p四位一组的组进位传送函数四位一组的组进位传送函数PN为为“1的条件为：的条件为：pX3，Y3中有一个为中有一个为“1，p同时同时X2，Y2中有一个为中有一个为“1，p同时同时X1，Y1中有一个为中有一个为“1，p同时同时X0，Y0中有一个为中有一个为“1。p依此，

31、可得依此，可得PN的表达式为：的表达式为：pPN=P3P2P1P0p把图2.10所示的第0片ALU向第片、第片向第片、第片向第片传送的进位分别命名为Cn+X、Cn+Y、Cn+Z (即C3 C7 C11)，根据前面的推导可将式中的G1,G2, G3和P1 P2, P3分别换为 GN0, GN1, GN2和PN0, PN1, PN2,把C0换以Cn,即可得Cn+X 、 Cn+Y 、 Cn+Z 的表示式如下：pCn+X = GN0+PN0Cn = GN0+ PN0Cn = GN0PN0+GN0CnpCn+Y = GN1+PN1GN0+PN1PN0Cn = GN1+PN1GN0+PN1PN0Cnp =

32、 GN1PN1+ GN1GN0PN0 +GN1GN0CnpCn+Z = GN2+PN2 GN1+ PN2 PN1GN0+ PN2 PN1PN0Cnp = GN2+PN2 GN1+ PN2 PN1GN0+ PN2 PN1PN0Cnp = GN2PN2 + GN1GN0PN1+GN2GN1GN0PN0 +GN2GN1GN0Cnp由式Cn+X、Cn+Y、Cn+Z可知，只需74181型ALU能提供输出GN，PN，那么就可用三个与或非门和四片ALU相连，实现16位快速ALU。p实现Cn+X、Cn+Y、Cn+Z式的逻辑电路就成为超前进位扩展器74182芯片，图2-11是它的逻辑电路图，图中将P Ni、GN

33、i分别用Pi、Gi表示。图中P、G输出可用于把4组16位快速ALU扩展成64位快速ALU。图2-13画出了用74181和74182芯片构成的16位快速ALU。p用两个用两个16位位74182和八个和八个74181可级连组成可级连组成32位位ALU电路。电路。p用四个用四个16位位74182和十六个和十六个74181可级连组成可级连组成64位位ALU电路。电路。p怎样能更快？怎样能更快？p 由于集成器件的集成度的提高，允许更多位的由于集成器件的集成度的提高，允许更多位的ALU集成在一个芯片内。例如集成在一个芯片内。例如AMD公司的公司的AM29332为为32位位ALU,而在而在Intel公司的公

34、司的Pentium处处置器中，置器中，32位位ALU仅是芯片内的一部分电路。虽仅是芯片内的一部分电路。虽然器件不同，但根本电路原理还是类似的。然器件不同，但根本电路原理还是类似的。p 译码：把某组编码翻译为独一的输出，实践运用中要用到的有地址译码器和指令译码器。p译码器：有24译码器、38译码器8选1译码器和416译码器即16选1译码器等多种。p例如：38译码器，即8选1译码器的输入信号有三个：C、B、AA为低位，三位二进制数可组成8个不同数字，因此可分别选中输出Y0 到Y7的某一个输出，故称为 8选1译码器。p在资料手册中的型号为74。p以下图分别为译码器引脚图和输入输出真值表，其中：G1、

35、G2A、G2B为芯片选择端，G1高电平有效，而G2A、G2B为低电平有效。输 入 输 出C B A Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y000001111 00110011 01010101 11111110 11111101 1111101111110111 11101111 11011111 10111111 01111111 Y0Y1Y2Y3Y4Y5Y6Y7G1G2AG2BCBA74LSp逻辑功能是在选择信号的控制下，从多路数据中选择一种作为输出信号。又称多路开关或多路选择器。以四选一选择器为例：FD0D1D2D3A1A0地址A1A0 输出F0 0 D00 1 D11 0 D21

36、 1 D3p数据传输过程中，经常需求将一路数据分配到多路安装中指定的某一路中，执行这种功能的电路叫数据分配器。下面以四路数据分配器为例进展阐明：DA1A0SW0W1W2W3A0 A1 D W0 0 D W0=D0 1 D W1=D 1 0 D W2=D1 1 D W3=Dp时序逻辑电路时序逻辑电路p假设逻辑电路的输出形状不但和当时的输假设逻辑电路的输出形状不但和当时的输入形状有关，而且还与电路在此以前的输入形状有关，而且还与电路在此以前的输入形状有关，称这种电路为时序逻辑电路。入形状有关，称这种电路为时序逻辑电路。p时序电路内必需求有能存储信息的记忆元时序电路内必需求有能存储信息的记忆元件件触

37、发器。触发器。p触发器是构成时序电路的根底。触发器是构成时序电路的根底。p时序逻辑电路内部有存储单元，其行为由输入时序逻辑电路内部有存储单元，其行为由输入和内部单元的值共同决议和内部单元的值共同决议p可分为同步时序逻辑电路和异步时序逻辑电路，可分为同步时序逻辑电路和异步时序逻辑电路，计算机中主要用同步电路。计算机中主要用同步电路。p在同步时序电路中，一切存储单元的变化由时在同步时序电路中，一切存储单元的变化由时钟一致触发。钟一致触发。组合逻辑存放器输入输出p时序电路内必需求有能存储信息的记忆元件触发器。触发器是构成时序电路的根底。p触发器种类很多p按时钟控制方式来分：p有电位触发、边沿触发、主

38、从触发等方式。p按功能分类：p有R-S型、D型、J-K型等功能。p同一功能触发器可以由不同触发方式来实现。对运用者来说，在选用触发器时，触发方式是必需思索的要素。由于一样功能触发器，假设触发方式选用不当，系统是不能到达预期设计要求的。p下面将以触发方式为线索，引见几种常用的触发器。p电位触发方式触发器p当触发器的同步控制信号E为商定“1或“0电平常，触发器接纳输入数据，此时输入数据D的任何变化都会在输出Q端得到反映；当E为非商定电平常，触发器形状坚持不变。鉴于它接纳信息的条件是E出现商定的逻辑电平，故称它为电位触发方式触发器，简称电位触发器。p图2.16给出了被称为锁定触发器(又称锁存器)的电

39、位触发器的逻辑图。 p电位触发器具有构造简单的优点。在计算机中常用它来组成暂存器。p电位触发方式触发器图图2.16 锁存器锁存器2. 边沿触发方式触发器具有以下特点的触发器称为边沿触发方式触发器，简称边沿触发器。触发器接纳的是时钟脉冲CP的某一商定跳变(正跳变或负跳变)来到时的输入数据。在CP=1及CP=0期间以及CP非商定跳变到来时，触发器不接纳数据。常用的正边沿触发器是D触发器，图2.17给出了它的逻辑图及典型波形图。下面把边沿触发器和电位触发器作一比较。2. 边沿触发方式触发器边沿触发器和电位触发器比较电位触发器在E=1期间来到的数据会立刻被接纳。但对于正沿触发器，在CP=1期间来到的数据，必需“延迟到该CP=1过后的下一个CP正沿来到时才被接纳。因此边沿触发器又称延迟型触发器。边沿触发器在CP正跳变(对正边沿触发器)以外期间出如今D端的数据变化和干扰不会被接纳，因此有很强的抗数据端干扰的才干而被广泛运用，它除用来组成存放器外，还可用来组成计数器和移位存放器等。至于